高集成度的超高清hdmi接口视频测试信号源系统及方法
技术领域：
1.本发明属于音视频测试技术领域，涉及一种高集成度的超高清hdmi接口视频测试信号源系统及方法。
背景技术：2.随着科技的发展，显示技术向着高分辨率、高帧频率的方向发展。人们更喜欢超高清视频格式的大屏幕视觉冲击效果。目前，各大显示器生产厂家致力于研究和制造超高清视频信号显示设备，在生产测试过程中,需要超高清视频信号源对超高清视频信号的电视机主板进行测试，而企业衡量视频测试信号源的重要指标是其能否可靠、持续、稳定的输出视频信号，作为测试用的超高清视频信号源有必要进行压缩，降低超高清hdmi接口信号的传码率，增强信号的抗干扰能力，提高测试的可靠性；作为实际车间的超高清测试信号源，要求测试系统设备尽可能的小型化、集成化和便捷化，方便车间测试需求，尽可能在一个芯片上实现和处理超高清视频信号，降低设备的复杂程度。
3.目前，对hdmi接口输出的超高清视频信号源而言，分辨率的提高会导致传输的视频信号码速率成倍增加，例如，图像的帧频率为60hz情况下，1280x720p的标准清晰度的hdmi接口传码率为2.23ghz；1920x1080p的高清晰度hdmi接口的传码率是4.45ghz；超高清视频的分辨率为3840*2160，其hdmi接口的传码率为17.82ghz，超高清hdmi接口的高传码率对硬件电路有着苛刻的要求。
4.在现有技术中，面对庞大的数据量和高码率的传输问题，产生和处理超高清视频信号通常采用多个cpu或多个单片机mcu、多个fpga芯片、多个ddr存储芯片联合实现。例如，2015年weihua qiu等人发表了超高清定义的显示系统，采用altera arriav系列fpga作为核心处理器，通过pcie总线接收视频数据后，经过缓冲处理后，通过lvds总线输出至4k显示屏；但在视频传输方面受限于pcie接口的连接方式，只能以插槽的方式进行板卡互连进行视频传递；2018年林峰等人发表基于nvidia jetson tx1的hevc编码和传输系统设计，将ov5693摄像头输入的视频数据送至hevc编码器进行压缩，然后以udp的格式传输至pc进行解码播放，在千兆以太网的带宽条件下，实现了4k@30hz超高清视频的网络传输；2018年郭昕等人设计了一套多核心的视频处理系统，采用1片cortex-m7内核的mcu作为系统控制器；采用2片kintex-7系列fpga作为核心处理器；用8片2gbits的ddr3高速存储芯片对信号进行存储；利用4片sii9616将fpga输出的信号转换为hmid接口信号输出；2021年王娜等人设计了一套基于fpga的分布式视频处理平台，平台由一个pc上位机、本地视频输出板卡pcie、2片fpga构成的分布式视频处理板、2片arm控制板、8片执行缓存的ddr4芯片系统、4路sfp+光传输接口、4路hdmi 2.0视频输出显示等系统组成；系统在上位机arm的控制下，驱动板卡pcie总线获取视频数据，将数据传输至分布式视频处理板，通过sfp+接口实现系统级联扩展，最后经hdmi接口输出；上述超高清视频信号的产生及处理集合了pc机、fpga、arm、ddr等开发系统，功能多样；但是为了保证整个系统的协同工作，需要建立pc机、fpga、arm、ddr之间的同步通信，实现难度大，同时设备构成系统复杂。cn110944169a公布了一种可编程4k视
频信号发生器及其信号处理方法。该方法是通过控制计算机内存的读写操作生成图像控制序列及图像测试数据，目的是将测试图像通过互联网发送，用于衡量4k视频信号网络传输质量，这种用计算机实现的视频测试信号源，不适合车间生产测试使用；cn103702060a公开了一种超高清显示装置及视频信号转换方法，用多片ddr存储芯片将超高清信号缓存，采用分辨率下变换的方法，将超高清视频信号转换为1080p的高清信号，是用超高清屏显示高清视频信号的一种方法，该方法虽然降低了信息的传输速率，但是信号已经不是超高清信号了。
5.综上所述，现有技术还存在以下问题：(1)因为超高清视频信号数据量庞大、线路传输码速率高，产生和处理超高清视频信号通常采用分布式方法，将信息量分解，分步存储和处理，需要利用多个cpu或多个单片机mcu、多个fpga芯片、多个ddr存储芯片联合实现；(2)实际生产测试环境中的电磁噪声、被迫振动的机械噪声会引起高码率信号传输过程的抖动和偏移，使pcb电路部分上传输的视频信号受到干扰，产生失真。在车间的测试环境下，码速率越高的信号，其信号的完整性越容易受到干扰，从而影响信号的传输质量和电路的整体性能；(3)hdmi接口输出的超高清视频信号，多数需要外接专用的tmds差分信号形成芯片(sil 9616\9678\9612)，实现对并行超高清信号进行tdms编码及并转串行差分信号的处理，不利于系统集成和成本的节约。
技术实现要素：6.本发明的目的在于克服现有技术存在的缺点，设计提供一种高集成度的超高清hdmi接口视频测试信号源系统及方法，在一片fpga芯片上产生视频测试信号，利用fpga的高速传输gtp模块实现了hdmi接口信号tmds的编码和并串转换，节省外接专用超高清tmds信号形成芯片，提高信号源的集成度，同时节约了成本。
7.为实现上述目的，本发明所述高集成度的超高清hdmi接口视频测试信号源系统由一片fpga芯片和stm32芯片构成的电路实现，具体包括上位机指令输出、fpga视频信号生成电路、晶振电路和电源四个部分，上位机指令输出、晶振电路和电源分别fpga视频信号生成电路部分连接，上位机指令输出与电源连接，晶振电路为整个系统提供基准工作时钟，电源为系统供电，fpga视频信号生成电路包括超高清hdmi接口信号生成电路、超高清信号分配器、高清hdmi接口信号生成电路和高清信号分配器，上位机输出分辨率的控制指令，将控制指令输入fpga视频信号生成电路，通过超高清hdmi接口信号生成电路和高清hdmi接口信号生成电路分别生成超高清hdmi和高清hdmi接口信号，并分别送到对应的信号分配器模块，经过信号分配器后输出对应的超高清/高清hdmi接口信号。
8.本发明所述高集成度的超高清hdmi接口视频测试信号源系统配合使用stm32辅助，用arm完成人机交互，控制fpga输出相应分辨率的视频信号，具体过程为：
9.s101：开机通电后，lcd屏上显示全部输出的测试信号，通过上下左右的按键查看不同分辨率的信号；
10.s102：通过上下左右的按键选择要输出的信号，按确定键选择要输出的信号，将该指令传给上位机；
11.s103：上位机给fpga视频信号产生电路输入对应的测试信号指令；
12.s104：fpga视频信号产生电路上的fpga按照上位机指令输出测试信号类型；
13.s105：将输出的测试信号类型送到不同分辨率对应的接口上，显示指令要求的测试信号。
14.本发明所述超高清hdmi接口信号生成电路由时钟单元、并行视频信号产生模块、色空间转换模块、数据压缩模块、tmds编码模块和并转串模块组成，时钟单元由外部的晶振时钟信号接入fpga芯片，经过fpga芯片内部时钟管理系统处理产生信号源系统各模块工作所需的时钟信号；并行视频信号产生模块在像素时钟触发下产生并行的24bit的r、g、b视频数据以及行、场控制信号和消隐de信号；色空间转换模块是将并行视频信号产生模块送来的超高清的rgb三基色信号，转换为4:4:4的分量yuv信号，便于后续压缩处理；数据压缩模块将4:4:4的分量yuv信号进行采样处理，压缩为y:u:v＝4:2:0的分量信号，降低hdmi通道中传输tmds视频信号的码速率；tmds编码模块将压缩后y、u、v各分量的8bit视频数据、行和场同步信号数据转换为10bit的直流平衡码；并转串模块将10bit的直流平衡码转换为tmds格式的差分信号，并通过hdmi口输出。
15.本发明所述时钟单元分为两大部分，其中一部分负责产生低速时钟信号，用于并行信号产生模块，色空间产生模块、数据压缩模块和tmds编码模块，另一部分负责产生以ghz为单位的超高速时钟，为并行转串行差分信号模块提供时钟。
16.本发明所述并行视频信号产生模块包括计数模块、控制数据产生模块和视频数据产生模块，并行视频信号产生模块在时钟触发下产生超高清视频彩条信号，超高清每行的像素列为3840点，每场为2160行，视频信号源要求输出的图像为上半场部分显示8个彩条图像，下半场部分显示16个灰色阶，行的水平方向像素的计数的大小将3840均分为8部分和16部分；再根据垂直方向的行计数，将2160行均分成上下两部分，分别由每行的像素点计数器和垂直方向行的计数器产生超高清视频信号的行同步、场同步信号(hsync、vsync)；在超高清视频信号的行同步、场同步信号的时序图触发下，根据前肩、后肩的时间内像素点个数及行的数目，产生行消隐和场场消隐信号(de)。
17.本发明所述色空间转换模块将并行视频信号产生模块生成的rgb并行视频信号转换为分量yuv的视频信号形式，在594mhz像素时钟的上升沿触发下对24bit的rgb数据进行色空间转换，转换为4:4:4的yuv分量数据，以便对其进行压缩处理。
18.本发明所述数据压缩模块在接收色空间转换模块输出的4:4:4格式的y、u、v分量数据后，需对接收的视频数据进行缓存和采集处理，压缩为4:2:0的yuv分量数据，压缩后，传输的像素数据的时钟降为297mhz，在转换过程中，保留每行的亮度信号，对色差信号u、v每四个像素点交替采样输出一次；为避免亮度数据y与两个色差u、v数据传输的不同步现象，对压缩后的数据进行缓存调整，使之同步。
19.本发明所述tmds编码模块由编码模块时钟单元、并行超高清视频信号输入、并行超高清视频信号编码部分和直流平衡码输出部分组成，该模块是将并行4:2:0的视频信号以及行、场同步信号进行tmds编码，使其成为符合hdmi协议的直流平衡码；在hdmi接口中传输的tmds格式的差分信号，有三个传输周期，分别为视频数据传输周期，数据岛周期以及控制周期，三种周期以时分复用的方式进行传输，视频数据传输周期传输有效的图像正程视频数据；数据岛周期传输音频数据和辅助数据；控制周期传输同步信号；数据岛周期和控制周期在图像扫描的逆程期间输出。
20.本发明所述编码模块时钟单元部分为tmds编码模块电路的各模块提供工作时钟；
并行超高清视频信号输入部分对压缩后并行输入的4:2:0的yuv分量数据以及视频控制信号的场同步vsync、行同步hsync和de等信号打包成hdmi接口三路数据；并行超高清视频信号编码部分将打包好的三路数据编码成为并行10bit直流平衡数据；直流平衡码输出作为后续并转串模块的驱动，根据视频数据传输周期，数据岛周期以及控制周期，以时分复用的方式，将数据有选择的进行传输，送到并转串模块处理。
21.本发明所述并转串模块采用fpga内部的高速传输gtp模块实现，经过tmds编码模块后，视频数据和控制信号数据编码为10bit的直流平衡码，在297mhz的时钟触发下，通过高速传输gtp模块的设置完成10bit数据的并串转换，输出hdmi接口的tmds差分信号，在具有hdmi接口的超高清屏上显示信号源信号。
22.本发明所述高清hdmi接口信号生成电路包括并行信号产生模块、编码模块、并转串模块三部分，采用148.5mhz的像素时钟信号，省略了色空间转换和数据压缩模块。
23.本发明与现有技术相比，以一片fpga为核心处理芯片，产生超高清/高清hdmi接口的视频测试信号，将外部200mhz的晶振差分信号接入fpga芯片，通过设置fpga内部时钟管理ip核，设定fpga视频信号生成电路部分各模块的工作时钟；在像素时钟信号的触发下，产生超高清并行rgb视频信号和视频控制信号；以fpga内部fifo对视频数据进行缓存处理，对rgb信号进行色空间转换，成为超高清分量视频信号；再对分量信号进行数据的缓存和压缩；再利用fpga的高速传输gtp模块对压缩后并行的超高清视频信号进行tmds编码和并转串处理，输出hdmi接口的tmds超高清视频信号，将产生超高清视频信号的传码率降为原来的一半，从而降低了hdmi接口中传输的超高清视频信号码速率，提高了pcb板电路中传输超高清视频信号的完整性，增强了信号的抗干扰性能；同时实现了超高清hdmi接口的tmds信号的编码和并串转换，节省了外接专用超高清的tmds信号形成芯片，提高了信号源的集成度，减小了测试装备的体积，节约了成本，而且fpga具有在系统可编程特性，能根据实际输入的信号进行在系统编程调整，进一步增加了系统的兼容性。
附图说明：
24.图1为本发明所述高集成度的超高清hdmi接口视频测试信号源系统组成结构框图。
25.图2为本发明所述高集成度的超高清hdmi接口视频测试信号源系统操作流程图。
26.图3为本发明所述的fpga芯片上超高清hdmi接口信号生成电路结构图。
27.图4为本发明所述fpga芯片上超高清hdmi接口信号生成电路时钟单元结构图
28.图5为本发明所述fpga芯片上并行视频信号产生模块方案图。
29.图6为本发明所述超高清视频信号色空间转换过程模块示意图。
30.图7为本发明所述超高清视频信号数据压缩过程示意图。
31.图8为本发明所述超高清视频信号tmds编码模块示意图。
32.图9为本发明所述高清hdmi接口视频测试信号源系统组成结构框图。
33.图10为本发明实施例超高清视频彩条-灰度两场的tmds信号测试图。
34.图11为本发明实施例超高清hdmi接口屏显示的彩条-灰度效果图。
35.图12为本发明实施例高清hdmi接口屏显示的彩条-灰度效果图。
具体实施方式：
36.为了使本发明的目的、技术方案及优点更加清楚明白，以下结合实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
37.实施例：
38.本实施例所述高集成度的超高清hdmi接口视频测试信号源系统组成结构框图如图1所示，包括上位机指令输出、fpga视频信号生成电路部分、晶振电路和电源四部分，上位机输出分辨率的控制指令输入给fpga视频信号生成电路部分；fpga视频信号生成电路部分由超高清hdmi接口信号生成电路部分、超高清信号分配器、高清hdmi接口信号生成电路部分、高清信号分配器等模块组成；在fpga芯片内部生成超高清/高清hdmi接口信号，分别送到对应信号分配器模块；经过信号分配器，输出对应的超高清/高清hdmi接口信号；晶振模块为系统提供基准工作时钟；电源为系统供电。
39.本实施例所述超高清hdmi接口信号生成电路为本实施例的核心，如图3所示，包括时钟单元、并行视频信号产生模块、色空间转换模块、数据压缩模块、tmds编码模块和并转串模块，时钟单元将外部200mhz的晶振时钟信号输入fpga芯片的专用时钟引脚，经过fpga内部pll、时钟管理的ip核进行分频、倍频等处理，产生fpga电路部分工作所需的不同频率的时钟信号；并行视频信号产生模块在时钟触发下产生超高清并行的24bit的r、g、b视频数据以及行、场控制信号和de信号；经过色空间转换模块，将rgb视频信号转换为分量4:4:4的yuv信号，方便对其进行压缩处理；数据压缩模块采用y:u:v＝4:2:0的压缩机制对分量4:4:4的yuv信号进行压缩，降低视频信号传输的码速率；压缩后，经过tmds编码模块，将8bit的视频数据、行和场同步信号转换为10bit的直流平衡码；并转串模块将并行10bit的直流平衡码转换为串行tmds格式的信号，通过hdmi口输出。电源给整个系统装置供电；晶振电路给系统提供基准时钟信号。
40.本实施例fpga芯片上超高清hdmi接口信号生成电路时钟单元结构如图4所示，时钟单元由fpga芯片提供的时钟管理ip生成，系统组成各模块工作所需要的时钟参数如表1所示，将外部200mhz晶振时钟信号，接入到fpga芯片的差分时钟引脚，送到fpga芯片内部提供的时钟管理ip核电路，产生表1中相应的时钟信号；低速时钟信号在晶振200mhz的触发下，经过pll锁相环锁定输出，产生未压缩的rgb三基色的超高清视频信号对应的像素时钟信号594mhz；产生压缩后的超高清视频信号视频传输所需的像素时钟信号297mhz。高速时钟信号主要应用于并串转换模块，系统将8bit的并行视频数据转换为10bit的直流平衡数据，要将并行10bit直流平衡数据串行输出。采用时钟上下沿采样的ddr方式实现并串转换。将压缩后的297mhz像素时钟信号送到fpga内部的高速传输gtp模块，设置其输出1.485ghz的链路时钟信号，为并转模块提供高速时钟信号；为了兼容1080p高清信号，时钟单元还同时产生对应高清视频的像素时钟信号148.5mhz和并转串行用的742.5mhz串行时钟信号。
41.表1超高清、高清视频信号时钟信号表
[0042][0043]
本实施例超高清彩条-灰度的并行信号产生模块方案图如图5所示，包括计数模块、控制数据产生模块和视频数据产生模块，在超高清像素594mhz时钟触发下，启动计数模块，计数模块按照超高清、高清图像传输的水平方向和垂直方向定义的参数，进行方向、场方向的计数，通过计数器控制图像中像素点的输出及消隐；超高清、高清图像传输扫描参数标准如表2所示。超高清并行信号产生模块工作时钟是594mhz，采用逐行扫描的方式，在像素时钟上升沿的触发下，水平方向的像素点个数计数器h_cnt开始计数，当h_cnt计数小于一行总像素个数h_total_time(4400个像素点)时，继续在像素时钟的触发下计数值累加；直到h_cnt计数等于或大于h_total_time时，h_cnt清零。当h_cnt清零时刻，表示扫描完一行的像素点，此时，垂直方向的行数目计数器v_cnt加1；当v_cnt计数等于或大于垂直方向的总行数目v_total_time(2250个行数)时，代表当前已计数完一场的图像扫描传输，这时要将全部计数器清零到初始化状态，即h_cnt、v_cnt同时清零，准备计数下一场视频的像素信号；通过h_cnt、v_cnt计数器的控制，输出标准视频测试信号，即图像为上半场部分显示8个彩条图像，下半场部分显示16个灰色阶的亮度信号，由水平方向像素的计数器h_cnt控制，将行有效显示的3840列均分为8部分和16部分；再由垂直方向的v_cnt计数器控制，将垂直方向的场有效显示区域的2160行均分成上下两部分，输出标准的视频测试扫描的信号；
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表2超高清及高清视频图像信号的扫描参
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同步控制信号同样由h_cnt、v_cnt计数器实现，当计数器的数目符合控制信号参数时，产生相应的脉冲，根据表2中前肩、后肩、行有效显示、场有效显示等时间内，在水平方向计数像素点个数、在垂直方向计数行的数目，当像素点计数器h_cnt符合行的前肩、后肩、行有效显示时，产生行同步(hsync)、行消隐(de)信号。同样，垂直方向行的v_cnt计数器符
合场的有关参数时，产生超高清视频信号的场同步信号(vsync)、场消隐信号(de)。
[0047]
本实施例超高清视频信号色空间转换过程模块如图6所示，包括数据计数模块、数据移位模块和控制数据延迟模块，色空间转换模块接收并行信号产生模块的信号后，在超高清594mhz像素时钟的上升沿触发下对rgb数据进行色空间转换，转换为yuv分量数据，以便对其进行压缩处理，当接收rgb数据后，在数据计算模块内，按照rgb与yuv数据的关系进行计算，由于涉及到了浮点运算，为了方便在硬件可编程芯片fpga内部完成乘法运算及累加运算，需要对输入各自8bit的r、g、b进行放大倍数处理，数据位移位模块将运算后的数据通过左右移位的方式，还原实际yuv数据的大小，由于在进行色空间转换运算和移位处理，颜色数据yuv会存在部分的时钟延迟，所以行、场同步信号也需在色空间转换模块内进行相同地延时处理，防止同步控制信号与视频数据不同步现象。
[0048]
本实施例超高清视频信号数据压缩过程如图7所示，包括输入数据缓冲模块、数据仲裁、输出数据缓冲模块和控制数据延迟模块，压缩模块实现将y:u:v＝4:4:4压缩为y:u:v＝4:2:0格式的视频信号，数据压缩模块在接收色空间转换模块输出的yuv分量数据后，需对接收的视频数据进行缓存，采集处理，由于像素数据的传输有时间和位置上的先后顺序，所以采用数据缓存模块对数据进行缓存，使得相邻两行的数据可以同时输出；数据仲裁模块接收到缓存模块的数据后，对接收的2*2矩阵的数据进行判断、压缩，对于亮度信号，选择保留矩阵内全部像素的亮度信号；对于色差信号选择保留每个矩阵的第一行第一列像素的色差数据，压缩剩余像素全部的色差数据，由于经过数据仲裁模块后，会使色差数据的数据量减小，为了避免数据y与u、v数据传输的不同步现象，对压缩后的数据进行缓存调整。在hdmi的三条tmds链路中传输中，一条tmds链路根据视频扫描时的奇偶行交替传输色差信号u、v，其余两条tmds链路，在一个传输周期内分别传输同一行相邻两个像素的亮度信号分别为y(当前像素点亮度信号)和y_d(前一个像素点亮度信号)，亮度信号共占用两个信道进行传输，而色差信号u、v根据奇偶行进行交替传输。通过控制数据延迟模块，使同步控制信号等待视频数据的压缩处理，延迟同步控制信号，达到与视频数据同步的目的。
[0049]
本实施例所述tmds编码模块结构如图8所示，由编码模块时钟单元、并行超高清视频信号输入、并行超高清视频信号编码部分和直流平衡码输出部分组成；编码模块时钟单元部分为tmds编码模块电路的各模块提供工作时钟；由于编码模块是将压缩后的并行超高清视频信号进行编码，所以编码模块的工作时钟应该为压缩后视频信号传输的时钟，即提供297mhz的像素时钟信号，时钟信号送到并行超高清视频测试信号编码电路部分中，为输入信号缓冲模块、8b/10b、2b/10b、4b/10b编码模块、数据输出分配模块等提供时钟信号；并行超高清视频信号输入部分对并行输入的y(当前像素点亮度信号)、y_d(前一个像素点亮度信号)、u/v(奇/偶行色差信号)数据以及视频控制信号的场同步vsync、行同步hsync和de等信号进打包成三路数据，如图6输入信号部分所示，第一路为色差信号(u/v)，行同步hsync和场同步vsync；第二路为亮度信号y、附加的控制信号ctl0/ctl1组合；第三路为亮度信号y_d、附加的控制信号ctl2/ctl3组合。其中ctl的作用为控制周期为指示下周期为何种周期，每一路中的视频数据总线为8bit，控制信号总线为2bit；三种数据分别在不同的时段传输，在de信号的有效期内时间段传输视频数据；在其他时间段传输控制和同步信号数据；并行超高清视频信号编码部分实现如下：
[0050]
(1)三路中并行的8bit的y_d、y、u/v数据经过缓冲器后送到8b/10b编码模块中，在
时钟单元输出的编码时钟信号作用下进行8b/10b编码处理，把数据通道中8bit的y_d、y、u/v视频数据转化为10bit直流平衡编码数据，送到数据输出分配模块，等待被选择输出，y_d、y分别表示相邻两个像素点的亮度信号，压缩后的hdmi接口中，用两个通道传输亮度信号，用一个通道交替传输两个色差信号u、v，达到一幅图像的亮度信号全部被传输，色度信号在相邻两行中交替被传输；
[0051]
(2)4b/10b编码是对音频数据或辅助数据进行编码传输。三路并行数据中各自4bit的音频数据或辅助数据，经过缓冲器后送到4b/10b编码模块中，在编码时钟信号的作用下成为10bit信号，送到数据输出分配模块，等待被选择输出。这里忽略传输音频信号，取音频数据为0000bit；
[0052]
(3)2b/10b编码。三条信道中的hsync、vsync和控制周期用于指示下周期的4bit编码ctl0ctl1经过缓冲器后送到2b/10b编码模块中，成为10bit的直流平衡编码信号，同样这10位数据信号送到数据输出分配模块，等待被选择输出。
[0053]
本实施例并转串模块采用fpga内部的高速传输gtp模块资源实现，利用fpga芯片内部io口的ip核oserdese2模块实现并行数据转串行输出，一个ip核oserdese2能将8bit并行数据转换为串行数据。系统中实现10bit并行数据的转换需调用高速传输gtp模块核内部级联两个oserdese2模块实现10：1的并串转换。在297mhz的时钟触发下进入高速传输gtp模块核，并在串行时钟1.485ghz信号作用下，完成10bit数据的并串转换，如图7所示hdmi_data_p[2:0]和hdmi_data_n[2:0]为hdmi接口输出的三路串行差分信号对，其中hdmi_data_p[i]和hdmi_data_n[i]分别为三条tmds信道中传输的串行差分信号，clk_fast为数据发送时钟，在该时钟的上升沿和下降沿时对串行的差分信号进行传输发送，clk_slow为数据采集时钟，其中该时钟为clk_fast频率的1/5，当clk_fast上升沿到来时，对输入的并行数据进行采集，实现了并串转换。
[0054]
本实施例高清hdmi接口视频测试信号源系统，包括并行信号产生模块、编码模块、并转串模块三部分，由于高清视频信号的像素时钟要远低于超高清视频信号所需要的时钟，采用148.5mhz的像素时钟信号，根据表2中的参数生成高清hdmi接口的视频信号，省略了色空间转换和数据压缩模块，该部分的电路为超高清视频测试信号向下兼容而设计。
[0055]
本实施例的实施效果展示如图10、11、12所示，图10是用示波器测试的超高清hdmi接口信号中的一组差分信号图，场频为60hz；图11、12分别是本信号源系统输出的3840x2160分辨率的超高清视频信号和高清1920x1080分辨率信号在hdmi接口屏上的显示。
[0056]
以上
技术实现要素：和实施实例仅仅是为了描述本发明的目的，而非要限制本发明的范围。本发明的范围由权利要求限定。不脱离本发明的精神和原理而做出的各种同等替换和修改，均应涵盖在本发明的范围之内。
技术特征：1.一种高集成度的超高清hdmi接口视频测试信号源系统，其特征在于，该系统由一片fpga芯片和stm32芯片构成的电路实现，具体包括上位机指令输出、fpga视频信号生成电路、晶振电路和电源四个部分，上位机指令输出、晶振电路和电源分别fpga视频信号生成电路部分连接，上位机指令输出与电源连接，晶振电路为整个系统提供基准工作时钟，电源为系统供电，fpga视频信号生成电路包括超高清hdmi接口信号生成电路、超高清信号分配器、高清hdmi接口信号生成电路和高清信号分配器，上位机输出分辨率的控制指令，将控制指令输入fpga视频信号生成电路，通过超高清hdmi接口信号生成电路和高清hdmi接口信号生成电路分别生成超高清hdmi和高清hdmi接口信号，并分别送到对应的信号分配器模块，经过信号分配器后输出对应的超高清/高清hdmi接口信号。2.根据权利要求1所述高集成度的超高清hdmi接口视频测试信号源系统，其特征在于，所述超高清hdmi接口信号生成电路由时钟单元、并行视频信号产生模块、色空间转换模块、数据压缩模块、tmds编码模块和并转串模块组成，时钟单元由外部的晶振时钟信号接入fpga芯片，经过fpga芯片内部时钟管理系统处理产生信号源系统各模块工作所需的时钟信号；并行视频信号产生模块在像素时钟触发下产生并行的24bit的r、g、b视频数据以及行、场控制信号和消隐de信号；色空间转换模块是将并行视频信号产生模块送来的超高清的rgb三基色信号，转换为4:4:4的分量yuv信号，便于后续压缩处理；数据压缩模块将4:4:4的分量yuv信号进行采样处理，压缩为y:u:v＝4:2:0的分量信号，降低hdmi通道中传输tmds视频信号的码速率；tmds编码模块将压缩后y、u、v各分量的8bit视频数据、行和场同步信号数据转换为10bit的直流平衡码；并转串模块将10bit的直流平衡码转换为tmds格式的差分信号，并通过hdmi口输出。3.根据权利要求2所述高集成度的超高清hdmi接口视频测试信号源系统，其特征在于，所述时钟单元分为两大部分，其中一部分负责产生低速时钟信号，用于并行信号产生模块，色空间产生模块、数据压缩模块和tmds编码模块，另一部分负责产生以ghz为单位的超高速时钟，为并行转串行差分信号模块提供时钟。4.根据权利要求3所述高集成度的超高清hdmi接口视频测试信号源系统，其特征在于，所述并行视频信号产生模块包括计数模块、控制数据产生模块和视频数据产生模块，并行视频信号产生模块在时钟触发下产生超高清视频彩条信号，超高清每行的像素列为3840点，每场为2160行，视频信号源要求输出的图像为上半场部分显示8个彩条图像，下半场部分显示16个灰色阶，行的水平方向像素的计数的大小将3840均分为8部分和16部分；再根据垂直方向的行计数，将2160行均分成上下两部分，分别由每行的像素点计数器和垂直方向行的计数器产生超高清视频信号的行同步、场同步信号；在超高清视频信号的行同步、场同步信号的时序图触发下，根据前肩、后肩的时间内像素点个数及行的数目，产生行消隐和场场消隐信号。5.根据权利要求4所述高集成度的超高清hdmi接口视频测试信号源系统，其特征在于，所述色空间转换模块将并行视频信号产生模块生成的rgb并行视频信号转换为分量yuv的视频信号形式，在594mhz像素时钟的上升沿触发下对24bit的rgb数据进行色空间转换，转换为4:4:4的yuv分量数据，以便对其进行压缩处理。6.根据权利要求5所述高集成度的超高清hdmi接口视频测试信号源系统，其特征在于，所述数据压缩模块在接收色空间转换模块输出的4:4:4格式的y、u、v分量数据后，需对接收
的视频数据进行缓存和采集处理，压缩为4:2:0的yuv分量数据，压缩后，传输的像素数据的时钟降为297mhz，在转换过程中，保留每行的亮度信号，对色差信号u、v每四个像素点交替采样输出一次；为避免亮度数据y与两个色差u、v数据传输的不同步现象，对压缩后的数据进行缓存调整，使之同步。7.根据权利要求6所述高集成度的超高清hdmi接口视频测试信号源系统，其特征在于，所述tmds编码模块由编码模块时钟单元、并行超高清视频信号输入、并行超高清视频信号编码部分和直流平衡码输出部分组成，该模块是将并行4:2:0的视频信号以及行、场同步信号进行tmds编码，使其成为符合hdmi协议的直流平衡码；在hdmi接口中传输的tmds格式的差分信号，有三个传输周期，分别为视频数据传输周期，数据岛周期以及控制周期，三种周期以时分复用的方式进行传输，视频数据传输周期传输有效的图像正程视频数据；数据岛周期传输音频数据和辅助数据；控制周期传输同步信号；数据岛周期和控制周期在图像扫描的逆程期间输出。8.根据权利要求7所述高集成度的超高清hdmi接口视频测试信号源系统，其特征在于，所述编码模块时钟单元部分为tmds编码模块电路的各模块提供工作时钟；并行超高清视频信号输入部分对压缩后并行输入的4:2:0的yuv分量数据以及视频控制信号的场同步vsync、行同步hsync和de等信号打包成hdmi接口三路数据；并行超高清视频信号编码部分将打包好的三路数据编码成为并行10bit直流平衡数据；直流平衡码输出作为后续并转串模块的驱动，根据视频数据传输周期，数据岛周期以及控制周期，以时分复用的方式，将数据有选择的进行传输，送到并转串模块处理。9.根据权利要求8所述高集成度的超高清hdmi接口视频测试信号源系统，其特征在于，所述并转串模块采用fpga内部的高速传输gtp模块实现，经过tmds编码模块后，视频数据和控制信号数据编码为10bit的直流平衡码，在297mhz的时钟触发下，通过高速传输gtp模块的设置完成10bit数据的并串转换，输出hdmi接口的tmds差分信号，在具有hdmi接口的超高清屏上显示信号源信号。10.根据权利要求9所述高集成度的超高清hdmi接口视频测试信号源系统，其特征在于，所述高清hdmi接口信号生成电路包括并行信号产生模块、编码模块、并转串模块三部分，采用148.5mhz的像素时钟信号。
技术总结本发明属于音视频测试技术领域，涉及一种高集成度的超高清HDMI接口视频测试信号源系统及方法，以一片FPGA为核心处理芯片产生超高清/高清HDMI接口的视频测试信号，将外部晶振差分信号接入FPGA芯片，通过设置FPGA内部时钟管理IP核，设定FPGA视频信号生成电路部分各模块的工作时钟；在像素时钟信号的触发下，产生超高清并行RGB视频信号和视频控制信号；然后进行缓存处理和色空间转换成为超高清分量视频信号，对分量信号进行数据的缓存和压缩；再对压缩后并行的超高清视频信号进行TMDS编码和并转串处理，输出HDMI接口的TMDS超高清视频信号，降低了超高清视频信号码速率，提高传输超高清视频信号的完整性，增强了信号的抗干扰性能。性能。性能。
技术研发人员：王素珍 马家麟 任贵珊 孙海洲
受保护的技术使用者：青岛大学
技术研发日：2022.06.21
技术公布日：2022/11/1
