1.本公开涉及半导体装置以及半导体装置的制造方法。
背景技术：2.以往，如日本特开2012-9756号公报中也记载的那样，存在具有肖特基结的半导体器件的制造。在该半导体器件中，在具有沟槽的半导体层表面形成绝缘膜，在沟槽内埋入导电体，通过蚀刻除去与沟槽邻接的半导体层表面的绝缘膜而使半导体层表面露出，在该半导体层表面形成肖特基结。
3.在日本特开2012-9756号公报中，设为以下构造：沟槽的上端开口部的绝缘膜以及导电体的上表面成为凹状，该绝缘膜以及导电体的上表面以及半导体层表面被阻挡金属覆盖。
技术实现要素：4.本公开的一个方式的半导体装置具备：半导体层，具有沟槽；绝缘膜，覆盖所述沟槽的内表面；导电体，埋设在被所述绝缘膜覆盖的所述沟槽内；以及肖特基结层，与邻接于所述沟槽的半导体层表面形成肖特基结。而且，所述导电体的表面位于比所述半导体层表面靠下的位置，所述半导体层表面在与所述沟槽的内壁面邻接的部位具有越接近该内壁面、越向下位移的倾斜部。
5.本公开的一个方式的半导体装置的制造方法是如下半导体装置的制造方法，在具有沟槽的半导体层的表面形成绝缘膜，在该沟槽内埋入导电体，通过蚀刻将与该沟槽邻接的半导体层表面的绝缘膜除去而使半导体层表面露出，在所述半导体层表面形成肖特基结。而且，在所述蚀刻中，使覆盖所述沟槽的内壁面的绝缘膜的上端面比所述半导体层表面降低，并且通过各向异性蚀刻来增大由所述半导体层表面和所述内壁面形成的角部的r。
附图说明
6.图1是表示本公开的一实施方式所涉及的半导体装置的剖面示意图。
7.图2是与图1对应的放大图。
8.图3是用于说明图1所示的半导体装置的制造工艺的剖面示意图。
9.图4是与图3对应的放大图。
10.图5是用于说明继图3之后的制造工艺的剖面示意图。
11.图6是与图5对应的放大图。
12.图7是表示比较例的半导体装置的剖面示意图。
13.图8是表示本公开例以及比较例的反向的电压-电流特性的图表。
14.图9是图8的局部放大图。
具体实施方式
15.以下，参照附图对本公开的一实施方式进行说明。
16.〔半导体装置〕
17.如图1所示，本公开的一实施方式的半导体装置a1具备：具有沟槽10的半导体层11、绝缘膜12、导电体13、肖特基结层15。绝缘膜12覆盖沟槽10的内表面10a。导电体13埋设在被绝缘膜12覆盖的沟槽10内。肖特基结层15与邻接于沟槽10的半导体层表面11a形成肖特基结。
18.作为导电体13，例如也可以应用多晶硅。作为半导体层11可举出硅的例子，作为绝缘膜12可举出硅氧化膜的例子。肖特基结层15例如是镍、钼、铂等阻挡金属。
19.如图2所示，导电体13的表面13a位于半导体层表面11a的下方。
20.而且，半导体层表面11a在与沟槽10的内壁面10a1邻接的部位具有越接近该内壁面10a1、越向下位移的倾斜部11a1。由此，肖特基结层15的基底层表面的阶梯覆盖率得到改善。而且，施加反向电压时的电场集中、由此引起的应力集中得到缓和，能够将漏电流抑制得较低。
21.覆盖内壁面10a1的绝缘膜12的上端面12a与倾斜部11a1连续，是与倾斜部11a1相同方向的倾斜。即，当从半导体层表面11a的中央到达导电体13的表面13a时，倾斜部11a1、上端面12a为下降倾斜。由此，肖特基结的周围部的肖特基结层15的基底层表面的阶梯覆盖率得到改善。而且，施加反向电压时的电场集中、由此引起的应力集中得到缓和，能够将漏电流抑制得较低。
22.此外，倾斜部11a1是越接近内壁面10a1、倾斜角越逐渐变大的凸的曲面形状。倾斜角是在与图1、图2所示的内壁面10a1垂直的剖面中位于倾斜部11a1上的一点处的切线与半导体层表面11a的顶部(平坦部分)处的切线所成的角。由此，肖特基结层15的基底层表面的阶梯覆盖率得到改善。而且，施加反向电压时的电场集中、由此引起的应力集中得到缓和，能够将漏电流抑制得较低。
23.此外，覆盖内壁面10a1的绝缘膜12的上端面12a是越接近导电体13、倾斜角越逐渐变大的凸的曲面形状。由此，肖特基结的周围部的肖特基结层15的基底层表面的阶梯覆盖率得到改善。而且，施加反向电压时的电场集中、由此引起的应力集中得到缓和，能够将漏电流抑制得较低。
24.〔半导体装置的制造方法〕
25.对用于得到上述的半导体装置a1的一个例子的制造方法进行说明。
26.(绝缘膜形成、导电体埋设工序)
27.首先，如图3、图4所示，在具有沟槽10的半导体层11的表面形成绝缘膜12，在该沟槽10内埋入导电体13。对导电体13的表面进行蚀刻而使导电体13的表面13a位于比半导体层表面11a靠下的位置。
28.(绝缘膜蚀刻工序)
29.接下来，通过蚀刻除去与沟槽10邻接的半导体层表面11a的绝缘膜12，如图5、图6所示，使半导体层表面11a露出。此时，为了使半导体层表面11a充分地露出，对绝缘膜12进行过蚀刻。由此，覆盖沟槽10的内壁面10a1的绝缘膜12的上端面12a被蚀刻得更深。如图5、图6所示，上端面12a位于比半导体层表面11a靠下的位置。在这种情况下，半导体层表面11a
49.10 沟槽
50.11 半导体层
51.11a 半导体层表面
52.11a1 倾斜部
53.12 绝缘膜
54.13 导电体
55.15 肖特基结层
56.a1 半导体装置。
技术特征：1.一种半导体装置，具备：半导体层，具有沟槽；绝缘膜，覆盖所述沟槽的内表面；导电体，埋设在被所述绝缘膜覆盖的所述沟槽内；以及肖特基结层，与邻接于所述沟槽的半导体层表面形成肖特基结，所述导电体的表面位于比所述半导体层表面靠下的位置，所述半导体层表面在与所述沟槽的内壁面邻接的部位具有越接近该内壁面、越向下位移的倾斜部。2.根据权利要求1所述的半导体装置，其中，覆盖所述内壁面的绝缘膜的上端面与所述倾斜部连续，且为与所述倾斜部相同方向的倾斜。3.根据权利要求1或2所述的半导体装置，其中，在将与所述内壁面垂直的剖面中位于所述倾斜部上的一点处的切线与所述半导体层表面的顶部处的切线所成的角作为倾斜角时，所述倾斜部是越接近所述内壁面、倾斜角越逐渐变大的凸的曲面形状。4.根据权利要求2所述的半导体装置，其中，覆盖所述内壁面的绝缘膜的上端面是越接近所述导电体、倾斜角越逐渐变大的凸的曲面形状。5.一种半导体装置的制造方法，在具有沟槽的半导体层的表面形成绝缘膜，在该沟槽内埋入导电体，通过蚀刻将与该沟槽邻接的半导体层表面的绝缘膜除去而使半导体层表面露出，在所述半导体层表面形成肖特基结，在所述蚀刻中，使覆盖所述沟槽的内壁面的绝缘膜的上端面比所述半导体层表面降低，并且通过各向异性蚀刻来增大由所述半导体层表面和所述内壁面形成的角部的r。
技术总结半导体装置(A1)具备：半导体层(11)，具有沟槽(10)；绝缘膜(12)，覆盖沟槽的内表面(10a)；导电体(13)，埋设在被绝缘膜覆盖的沟槽内；以及肖特基结层(15)，与邻接于沟槽的半导体层表面(11a)形成肖特基结。导电体的表面(13a)位于比半导体层表面靠下的位置。半导体层表面在与沟槽的内壁面(10a1)邻接的部位具有越接近该内壁面、越向下位移的倾斜部(11a1)。(11a1)。(11a1)。
技术研发人员：甲谷真吾
受保护的技术使用者：京瓷株式会社
技术研发日：2021.04.22
技术公布日：2022/11/1
