1.本公开涉及光电子制造技术领域，特别涉及一种改善散热的发光二极管芯片及其制备方法。
背景技术：2.微型发光二极管(micro light emitting diode，micro led)是指边长在10μm至100μm的超小发光二极管，微型发光二极管的体积小，可以更密集的设置排列而大幅度提高分辨率，并且具有自发光特性，具有高亮度、高对比度、高反应性及省电的特点。
3.相关技术中，发光二极管芯片通常包括基板、发光结构和两个电极，发光结构包括依次层叠在基板上的n型层、多量子阱层和p型层，其中，一个电极位于p型层上与p型层电连接，p型层上还设有露出n型层的凹槽，另一个电极位于凹槽内且与n型层电连接。
4.由于芯片中两个电极所在的位置电流密度大，产生的热量较高，而电极又设置在发光结构的中心区域，且中心区域散热性较差，这样就会造成芯片的电气过应力(electrical over stress，简称eos)下降，使得芯片容易在大电流下出现损坏。
技术实现要素：5.本公开实施例提供了一种改善散热的发光二极管芯片及其制备方法，能提升芯片的散热能力，改善芯片电气过应力下降的问题。所述技术方案如下：
6.一方面，本公开实施例提供了一种改善散热的发光二极管芯片，所述发光二极管芯片包括：基板、发光结构、第一电极和第二电极；所述发光结构包括依次层叠于所述基板上的第一半导体层、多量子阱层和第二半导体层，所述第二半导体层的表面具有露出所述第一半导体层的凹槽，所述第一电极位于所述凹槽内，所述第二电极包括间隔排布的多个子电极，多个所述子电极位于所述第二半导体层远离所述基板的一侧。
7.可选地，所述发光二极管芯片还包括钝化层，所述钝化层至少位于所述第二半导体层、所述第一电极、所述凹槽和所述第二电极上，所述钝化层具有通孔和多个凹孔，所述通孔露出所述第一电极，多个所述凹孔与多个所述子电极一一对应；所述凹孔的底面到所述子电极的距离与所述凹孔至所述第一电极的距离负相关。
8.可选地，所述第二电极包括沿着远离所述第一电极的方向依次排布的第一电极组、第二电极组和第三电极组；所述第一电极组中各所述子电极与所述第一电极的最短距离相同，所述第二电极组中各所述子电极与所述第一电极的最短距离相同，所述第三电极组中各所述子电极与所述第一电极的最短距离相同。
9.可选地，所述第一电极组中，所述子电极对应的所述凹孔的底面到所述子电极的距离为20埃至30埃，所述第二电极组中，所述子电极对应的所述凹孔的底面到所述子电极的距离为10埃至15埃，所述第三电极组中，所述子电极对应的所述凹孔的底面到所述子电极的距离为3埃至6埃。
10.可选地，所述凹孔的底面到所述子电极的距离沿远离所述第一电极的方向逐渐减
小。
11.可选地，所述子电极为扇环形或条形。
12.另一方面，本公开实施例还提供了一种改善光效的发光二极管芯片的制备方法，所述制备方法包括：提供一外延片，所述外延片包括基板和位于所述基板上的发光结构，所述发光结构包括依次层叠于所述基板上的第一半导体层、多量子阱层和第二半导体层，所述第二半导体层的表面具有露出所述第一半导体层的凹槽；在所述外延片上制作第一电极和第二电极，所述第一电极位于所述凹槽内，所述第二电极包括间隔排布的多个子电极，多个所述子电极位于所述第二半导体层远离所述基板的一侧。
13.可选地，所述在所述外延片上制作第一电极和第二电极之后，所述制备方法还包括：在所述外延片上形成钝化层，所述钝化层至少位于所述第二半导体层、所述第一电极、所述凹槽和所述第二电极上；在所述钝化层上刻蚀形成露出所述第一电极的通孔，以及与多个子电极一一对应的多个凹孔。
14.可选地，所述第二电极包括沿着远离所述第一电极的方向依次排布的第一电极组、第二电极组和第三电极组；所述第一电极组中各所述子电极与所述第一电极的最短距离相同，所述第二电极组中各所述子电极与所述第一电极的最短距离相同，所述第三电极组中各所述子电极与所述第一电极的最短距离相同。
15.可选地，在所述外延片上制作第二电极包括：对所述第二半导体层上待形成子电极的区域进行激光退火；在所述待形成子电极的区域形成所述子电极。
16.本公开实施例提供的技术方案带来的有益效果至少包括：
17.本公开实施例提供的发光二极管芯片包括层叠在基板上的发光结构，在发光结构上还设有第一电极和第二电极，第一电极位于凹槽内与第一半导体层连接，第二电极与第二半导体层连接，这样第一电极和第二电极通电即可控制发光二极管芯片通电发光。
18.其中，位于第二半导体上的第二电极包括间隔排布的多个子电极，多个子电极位于第二半导体层远离基板的一侧。这样通过将第二电极分散层多个子电极，相较于单个块状的电极，将电流密度大的位置分散至发光结构的各个区域，也即是将热量分散至发光结构的不同区域，以避免发光结构的中间区域发热量过高的问题，从而降低芯片的电气过应力，提升芯片竞争力。
附图说明
19.为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
20.图1是本公开实施例提供的一种发光二极管芯片的结构示意图；
21.图2是本公开实施例提供的一种发光二极管芯片的俯视图；
22.图3是本公开实施例提供的一种凹孔中钝化膜的分布示意图；
23.图4是本公开实施例提供的另一种发光二极管芯片的俯视图；
24.图5是本公开实施例提供的一种发光二极管芯片的制备方法的流程图；
25.图6是本公开实施例提供的一种发光二极管芯片的制备过程示意图；
26.图7是本公开实施例提供的一种发光二极管芯片的制备过程示意图；
27.图8是本公开实施例提供的一种发光二极管芯片的制备过程示意图；
28.图9是本公开实施例提供的一种发光二极管芯片的制备过程示意图。
29.图中各标记说明如下：
30.10、基板；11、gaas片；
31.20、发光结构；21、第一半导体层；22、多量子阱层；23、第二半导体层；24、凹槽；
32.31、第一电极；32、第二电极；321、子电极；
33.40、钝化层；41、通孔；42、凹孔；
34.51、第一焊点块；52、第二焊点块；
35.60、保护层；61、键合层；
36.71、光刻胶层；72、开口；73、胶膜；
37.81、第一电极组；82、第二电极组；83、第三电极组。
具体实施方式
38.为使本公开的目的、技术方案和优点更加清楚，下面将结合附图对本公开实施方式作进一步地详细描述。
39.除非另作定义，此处使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开专利申请说明书以及权利要求书中使用的“第一”、“第二”、“第三”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”、“顶”、“底”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则所述相对位置关系也可能相应地改变。
40.图1是本公开实施例提供的一种发光二极管芯片的结构示意图。如图1所示，该发光二极管芯片包括：基板10、发光结构20、第一电极31和第二电极32。
41.如图1所示，发光结构20包括依次层叠于基板10上的第一半导体层21、多量子阱层22和第二半导体层23，第二半导体层23的表面具有露出第一半导体层21的凹槽24，第一电极31位于凹槽24内。
42.图2是本公开实施例提供的一种发光二极管芯片的俯视图。如图2所示，第二电极32包括间隔排布的多个子电极321，多个子电极321位于第二半导体层23远离基板10的一侧。
43.本公开实施例提供的发光二极管芯片包括层叠在基板10上的发光结构20，在发光结构20上还设有第一电极31和第二电极32，第一电极31位于凹槽24内与第一半导体层21连接，第二电极32与第二半导体层23连接，这样第一电极31和第二电极32通电即可控制发光二极管芯片通电发光。
44.其中，位于第二半导体上的第二电极32包括间隔排布的多个子电极321，多个子电极321位于第二半导体层23远离基板10的一侧。这样通过将第二电极32分散层多个子电极
321，相较于单个块状的电极，将电流密度大的位置分散至发光结构20的各个区域，也即是将热量分散至发光结构20的不同区域，以避免发光结构20的中间区域发热量过高的问题，从而降低芯片的电气过应力，提升芯片竞争力。
45.可选地，基板10为蓝宝石基板10。蓝宝石基板10透光率比较高，即基板10为透明基板10。且蓝宝石材料比较坚硬，化学特性比较稳定，使发光二极管具有良好的发光效果和稳定性。
46.本公开实施例中，第一半导体层21和第二半导体层23中的一个为p型层，第一半导体层21和第二半导体层23中的另一个为n型层。
47.作为一种示例，第一半导体层21为p型层，第一电极31为p型电极。第二半导体层23为n型层，第二电极32为n型电极。
48.可选地，第一半导体层21为n型algainp层。n型algainp层的厚度可为0.5μm至3μm。
49.可选地，多量子阱层22包括交替生长的algainp量子阱层和algainp量子垒层，algainp量子阱层和algainp量子垒层中al的含量不同。其中，多量子阱层22可以包括交替层叠的3至8个周期的algainp量子阱层和algainp量子垒层。
50.作为示例，本公开实施例中，多量子阱层22包括交替层叠的5个周期的algainp量子阱层和algainp量子垒层。
51.可选地，多量子阱层22的厚度可以为150nm至200nm。
52.可选地，第二半导体层23为掺铟的p型alinp层。p型alinp层的厚度可为0.5μm至3μm。
53.可选地，如图1所示，发光二极管芯片还包括钝化层40，钝化层40至少位于第二半导体层23、第一电极31、凹槽24和第二电极32上，钝化层40具有的通孔41和多个凹孔42，通孔41露出第一电极31，多个凹孔42与多个子电极321一一对应。
54.示例性地，钝化层40可以是分布式布拉格反射镜(distributed bragg reflection，简称dbr层)，dbr层包括多个周期性交替层叠的sio2层和tio2层。且dbr层的周期数可以在20至50之间。例如，dbr层的周期数为32。
55.其中，dbr层中sio2层的厚度可以是800埃至1200埃，tio2层的厚度可以是500埃至900埃。
56.dbr层除了具有钝化作用外，还用于将从多量子阱层22射向dbr层的光反射至基板10，提高出光效果。
57.本公开实施例中，图3是本公开实施例提供的一种凹孔中钝化膜的分布示意图。如图3所示，凹孔42的底面到子电极321的距离h与凹孔42至第一电极31的距离负相关。
58.其中，凹孔42的底面到子电极321的距离h可以是凹孔42的底面到子电极321的最大距离。
59.其中，凹孔可以是在刻蚀钝化层时，未完全从钝化层的顶面刻蚀至子电极形成的孔槽结构，以使得凹孔的底面到子电极之间残留部分钝化层。
60.本公开实施例中，凹孔42的底面到子电极321的距离为3埃至30埃。由于凹孔42的底面到子电极321的距离较小，因此不会完全隔断电流。
61.由于凹孔42距离第一电极31越近，凹孔42的底面到子电极321的距离就越大，因此凹孔42对电流的阻挡能力就越大，凹孔42距离第一电极31越远，凹孔42的底面到子电极321
的距离就越小，凹孔42对电流的阻挡能力就越小。凹孔42的底面到子电极321的距离越大，电流越不容易从该凹孔42扩展至子电极321，该子电极321处的电流密度就越小，以降低该子电极321处的发热量；凹孔42的底面到子电极321的距离越小，电流越容易从该凹孔42扩展至子电极321，该子电极321处的电流密度就越大，该子电极321处的发热量相对较多。由于靠近第一电极31的子电极321更接近与芯片的中心区域，越远离第一电极31的子电极321更接近与芯片的边缘区域，因此，能降低芯片中间区域的发热量，而将热量转移至芯片的边缘区域，从而提升芯片的散热能力；并且，分散布置的子电极321还能均衡芯片的电流，且让电流扩展至第二半导体层23的整个平面，从而改善了芯片的电气过应力下降的问题。
62.可选地，如图2所示，第二电极32包括沿着远离第一电极31的方向依次排布的第一电极组81、第二电极组82和第三电极组83，第一电极组81中各子电极321与第一电极的最短距离相同，第二电极组82中各子电极321与第一电极的最短距离相同，第三电极组83中各子电极321与第一电极的最短距离相同。
63.上述实现方式中，将子电极321划分为三个组，且每个电极组中各子电极321到第一电极31的最短距离相同。这样就使得在远离第一电极31的方向上，凹孔42的钝化率能均匀地减小。即让越远离第一电极31的子电极321的钝化率越小，使得芯片的发热量随着距第一电极31的距离越远而逐渐增大，这样能降低芯片中间区域的发热量，而将热量转移至芯片的边缘区域，从而提升芯片的散热能力。
64.示例性地，第一电极组81中，子电极321对应的凹孔42的底面到子电极321的距离为20埃至30埃。例如，第一电极组81中，子电极321对应的凹孔42的底面到子电极321的距离为25埃。
65.其中，凹孔42的底面到子电极321的距离在该范围时，相比于完全导通的通孔，凹孔能阻挡50％至60％的电流从该凹孔42扩展至子电极321。
66.通过将最靠近第一电极31的凹孔42的底面到子电极321的距离设置在上述范围内，可以对电流形成有效的阻挡作用，阻挡大量的电流从该凹孔42扩展至子电极321，以降低最靠近第一电极31的子电极321的电流密度，减少芯片最靠近第一电极31的区域的发热量。
67.示例性地，第二电极组82中，子电极321对应的凹孔42的底面到子电极321的距离为10埃至15埃。例如，第二电极组82中，子电极321对应的凹孔42的底面到子电极321的距离为12埃。
68.其中，凹孔42的底面到子电极321的距离在该范围时，相比于完全导通的通孔，凹孔能阻挡20％至30％的电流从该凹孔42扩展至子电极321。
69.通过将较为靠近第一电极31的凹孔42的底面到子电极321的距离设置在上述范围内，既能电流形成一定的阻挡作用，又能保证适量的电流能扩展至子电极321处，可以阻挡部分电流从该凹孔42扩展至子电极321，满足芯片发光效果的同时，还能减少芯片较为靠近第一电极31的区域的发热量。
70.示例性地，第三电极组83中，子电极321对应的凹孔42的底面到子电极321的距离为3埃至6埃。例如，第三电极组83中，子电极321对应的凹孔42的底面到子电极321的距离为5埃。
71.其中，凹孔42的底面到子电极321的距离在该范围时，相比于完全导通的通孔，凹
孔能阻挡0至10％的电流从该凹孔42扩展至子电极321。
72.通过将最远离第一电极31的凹孔42的底面到子电极321的距离设置在上述范围内，可以让绝大部分电流通过该凹孔42扩展至子电极321，保证芯片发光效果，同时让芯片的发热量集中在芯片容易散热的边缘区域，改善芯片的散热效果。
73.可选地，如图3所示，凹孔42的底面到子电极321的距离沿远离第一电极31的方向逐渐变小。
74.上述实现方式中，单个凹孔42中，凹孔42的底面距离第一电极31越近的地方，凹孔42的底面到子电极321的距离越大，从而让凹孔42中靠近第一电极31的区域的电流密度减小，发热量降低，而凹孔42中远离第一电极31的区域的电流密度增大，提升发热量。也即是，让靠近第一电极31的区域发热量更小，以便于散热。
75.示例性地，凹孔42中，凹孔42的底面到子电极321的距离的最大差值不超过凹孔42的底面到子电极321的最大距离的10％。以避免子电极321的不同区域的发热量差异过大。
76.可选地，如图2所示，子电极321为扇环形或条形。
77.本公开实施例中，子电极321的形状可用于凹槽24的形状有关。例如，凹槽24为弧形槽时，子电极321的形状可以是扇环形，以保证各子电极321至第一电极31的间距相同。例如，凹槽24为矩形槽时，子电极321的形状可以是条形，以保证各子电极321至第一电极31的间距相同。
78.可选地，如图1所示，发光二极管芯片还包括：第一焊点块51和第二焊点块52，第一焊点块51和第二焊点块52位于钝化层40上，第一焊点块51通过通孔41与第一电极31连接，第二焊点块52通过凹孔42与第二电极32连接。
79.图4是本公开实施例提供的另一种发光二极管芯片的俯视图。如图4所示，第一焊点块51和第二焊点块52均为矩形块，增大面积，便于导电。且在钝化层40的表面上，第一焊点块51和第二焊点块52间隔分布。
80.可选地，如图1所示，在钝化层40的表面还设有保护层60，且保护层60从钝化层40的表面延伸至基板10，且保护层60具有露出第一焊点块51和第二焊点块52的过孔，以便于通电连接。
81.示例性地，本公开实施例中，保护层60可以是氧化硅层，氧化硅层的厚度为2000埃。
82.图5是本公开实施例提供的一种发光二极管芯片的制备方法的流程图。该方法用于制备图1所示的发光二极管芯片。如图5所示，该制备方法包括：
83.s11：提供一外延片，外延片包括基板10和位于基板10上的发光结构20。
84.其中，发光结构20包括依次层叠于基板10上的第一半导体层21、多量子阱层22和第二半导体层23，第二半导体层23的表面具有露出第一半导体层21的凹槽24。
85.s12：在外延片上制作第一电极31和第二电极32。
86.其中，第一电极31位于凹槽24内，第二电极32包括间隔排布的多个子电极321，多个子电极321位于第二半导体层23远离基板10的一侧。
87.该种制备方法制备的发光二极管芯片包括层叠在基板10上的发光结构20，在发光结构20上还设有第一电极31和第二电极32，第一电极31位于凹槽24内与第一半导体层21连接，第二电极32与第二半导体层23连接，这样第一电极31和第二电极32通电即可控制发光
二极管芯片通电发光。其中，位于第二半导体上的第二电极32包括间隔排布的多个子电极321，多个子电极321位于第二半导体层23远离基板10的一侧。这样通过将第二电极32分散层多个子电极321，相较于单个块状的电极，将电流密度大的位置分散至发光结构20的各个区域，也即是将热量分散至发光结构20的不同区域，以避免发光结构20的中间区域发热量过高的问题，从而降低芯片的电气过应力，提升芯片竞争力。
88.图6是本公开实施例提供的一种发光二极管芯片的制备过程示意图。如图6所示，步骤s11中制作外延片可以包括以下几步：
89.第一步，提供一gaas片11。
90.第二步，在gaas片11上生长发光结构20，发光结构20包括依次层叠的第二半导体层23、多量子阱层22和第一半导体层21。
91.本公开实施例中，第一半导体层21和第二半导体层23中的一个为p型层，第一半导体层21和第二半导体层23中的另一个为n型层。
92.示例性地，第二半导体层23可以是n型algainp层。n型algainp层的厚度可为0.5μm至3μm。
93.示例性地，第一半导体层21为掺铟的p型alinp层。p型alinp层的厚度可为0.5μm至3μm。
94.可选地，多量子阱层22包括交替生长的algainp量子阱层和algainp量子垒层，algainp量子阱层和algainp量子垒层中al的含量不同。其中，多量子阱层22可以包括交替层叠的3至8个周期的algainp量子阱层和algainp量子垒层。
95.作为示例，本公开实施例中，多量子阱层22包括交替层叠的5个周期的algainp量子阱层和algainp量子垒层。
96.可选地，多量子阱层22的厚度可以为150nm至200nm。+
97.第二步中，在生长第二半导体层23前还可以先生长腐蚀截止层，且在生长多量子阱层22之前可以生长alinp载流子限制层。
98.示例性地，本公开实施例中，第一半导体层21可以是p型层。
99.在生长第一半导体层21之后还可以生长gap窗口层，其中，gap窗口层的厚度为10000埃至20000埃。
100.示例性地，gap窗口层的厚度为11000埃。
101.第三步，如图7所示，在第一半导体层21和蓝宝石基板10之间形成键合层61，将发光结构20键合到蓝宝石基板10上，并去除gaas片11。
102.由于蓝宝石基板10透光率比较高，且蓝宝石材料比较坚硬，化学特性比较稳定，因此采用蓝宝石基板10能使发光二极管具有良好的发光效果和稳定性。
103.具体可以包括：在第二半导体层23的表面涂布氧化硅液体，将蓝宝石基板10置于第二半导体层23的表面。并对外延片加热，加热固化氧化硅液体以在第二半导体层23和蓝宝石基板10之间形成键合层61。
104.可选选地，外延片的加热温度为250℃至350℃。示例性地，加热温度可以是300℃。
105.如图8所示，在步骤s12之前，制备方法还包括：刻蚀第二半导体层23形成露出第二半导体层23的凹槽24。
106.具体可以包括：采用干法刻蚀的方式对第二半导体层23刻蚀，露出第一半导体层
21。
107.在步骤s12中，制备第一电极31和第二电极32可以包括：在凹槽24内上制作第一电极31，在第二半导体层23上制作多个子电极321。
108.其中，形成第一电极31和各个子电极321可以包括：采用负胶剥离的方式分别加工第一电极31和第二电极32。
109.其中，第一电极31以金铍为主体成分，各个子电极321以金锗为基层材料蒸镀，金锗合金蒸发时也需要保证蒸发的功率，避免蒸发时间超过秒钟，以防止合金成分的偏离，并进行退火。
110.可选地，在外延片上制作第二电极32包括：对第二半导体层23上对应各子电极321的区域进行激光照射；在激光照射的区域形成子电极321。
111.对第二半导体层23上对应各子电极321的区域进行激光照射，也即是对这些区域进行激光照射退火，从而让这些地方的掺杂激活更加彻底，载流子浓度更高，进而获得更好的接触效果，进一步改善芯片电气过应力下降的问题。
112.步骤s12之后制备方法还可以包括以下几步：
113.第一步，在外延片上形成钝化层40，钝化层40至少位于第二半导体层23、第一电极31、凹槽24和第二电极32上。
114.钝化层40可以是分布式布拉格反射镜层，分布式布拉格反射镜层可以是dbr层，dbr层包括多个周期性交替层叠的sio2层和tio2层。且dbr层的周期数可以在20至50之间。例如，dbr层的周期数为32。
115.其中，dbr层中sio2层的厚度可以是800埃至1200埃，tio2层的厚度可以是500埃至900埃。
116.第二步，在钝化层40上形成通孔41，以及与多个子电极一一对应的多个凹孔。
117.形成钝化层40后，在钝化层40远离基板10的表面刻蚀形成通孔41，通孔41露出第一电极31。
118.如图9所示，形成凹孔可以包括以下几步：
119.第一步，在钝化层40的表面形成光刻胶层71，光刻胶层71具有多个开口72，开口72内残留有胶膜73，胶膜73的厚度与开口72至第一电极31的距离负相关。
120.其中，开口72中胶膜73的厚度越小，则表明刻蚀介质更容易通过开口72，以对开口72进行刻蚀，这样形成的凹孔42的底面到子电极321的距离就越小。
121.开口72中胶膜73的厚度越大，则表明刻蚀介质不容易通过开口72，对开口72刻蚀的效果就越差，这样形成的凹孔42的底面到子电极321的距离就越大。
122.本公开实施例中，该种光刻胶层71可以采用如下方式形成：
123.首先，在第二半导体层23上形成一层光刻胶膜，采用掩膜结构对光刻胶膜进行光刻。
124.其中，掩膜结构对应开口72的位置的材料为金属铬，金属铬能削弱光照强度，从而使得金属铬对应的开口72处光刻胶膜刻蚀程度不同。这样通过改变金属铬的厚度，就可以在光刻胶膜上制作出残留有不同厚度的胶膜73的开口72，以形成光刻胶层71。
125.第二步，通过开口72在钝化层40上刻蚀形成与开口72一一对应的凹孔42。
126.其中，第二电极32包括沿着远离第一电极31的方向依次排布的第一电极组81、第
二电极组82和第三电极组83，第一电极组81中各子电极321与第一电极的最短距离相同，第二电极组82中各子电极321与第一电极的最短距离相同，第三电极组83中各子电极321与第一电极的最短距离相同。
127.示例性地，第一电极组81中，子电极321对应的凹孔42的底面到子电极321的距离为20埃至30埃。例如，第一电极组81中，子电极321对应的凹孔42的底面到子电极321的距离为25埃。
128.其中，凹孔42的底面到子电极321的距离在该范围时，能阻挡50％至60％的电流从该凹孔42扩展至子电极321。
129.示例性地，第二电极组82中，子电极321对应的凹孔42的底面到子电极321的距离为10埃至15埃。例如，第二电极组82中，子电极321对应的凹孔42的底面到子电极321的距离为12埃。
130.其中，凹孔42的底面到子电极321的距离在该范围时，能阻挡20％至30％的电流从该凹孔42扩展至子电极321。
131.示例性地，第三电极组83中，子电极321对应的凹孔42的底面到子电极321的距离为3埃至6埃。例如，第三电极组83中，子电极321对应的凹孔42的底面到子电极321的距离为5埃。
132.其中，凹孔42的底面到子电极321的距离在该范围时，能阻挡0至10％的电流从该凹孔42扩展至子电极321。
133.可选地，凹孔42的底面到子电极321的距离沿远离第一电极31的方向逐渐变小。
134.示例性地，凹孔42中，凹孔42的底面到子电极321的距离的最大差值不超过凹孔42的底面到子电极321的最大距离的10％。以避免子电极321的不同区域的发热量差异过大。
135.可选地，如图2所示，子电极321为扇环形或条形。
136.如图1所示，在形成通孔41和凹孔42后，制备方法还可以包括：在钝化层40的表面制作第一焊点块51和第二焊点块52，第一焊点块51通过通孔41与第一电极31连接，第二焊点块52位于凹孔42内。
137.在钝化层40的表面采用光刻的方式形成第一焊点块51，使得第一焊点块51通过通孔41与第一电极31连接；然后，在钝化层40的表面采用光刻的方式形成第二焊点块52，使得第二焊点块52位于凹孔42内。
138.本公开实施例中，第一焊点块51和第二焊点块52均可以包括依次层叠的ti层、第一ni层、au层、第二ni层和sn合金层。
139.示例性地，ti层的厚度可以是500埃至1500埃，例如，ti层的厚度可以是1000埃。
140.示例性地，第一ni层的厚度可以是500埃至1500埃，例如，第一ni层的厚度可以是1000埃。
141.示例性地，au层的厚度可以是8000埃至12000埃，例如，au层的厚度可以是10000埃。
142.示例性地，第二ni层的厚度可以是2000埃至4000埃，例如，第二ni层的厚度可以是3000埃。
143.示例性地，sn合金层的厚度可以是80000埃至100000埃，例如，sn合金层的厚度可以是90000埃。
144.本公开实施例中，制作完第一焊点块51和第二焊点块52后，制备方法还可以包括：在钝化层40的表面制作保护层60，且保护层60从钝化层40的表面延伸至基板10。
145.示例性地，本公开实施例中，保护层60可以是氧化硅层，氧化硅层的厚度为2000埃。
146.需要说明的是，在钝化层40的表面生长保护层60后，可以采用光刻技术在保护层60表面刻蚀出露出焊点块的过孔，以便于通电连接。
147.最后，可以对蓝宝石进行隐形切割划裂，隐形切割划裂可以较好的减少亮度的损失。然后，测试得到发光二极管芯片。
148.以上所述仅为本公开的可选实施例，并不用以限制本公开，凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。
技术特征：1.一种改善散热的发光二极管芯片，其特征在于，所述发光二极管芯片包括：基板(10)、发光结构(20)、第一电极(31)和第二电极(32)；所述发光结构(20)包括依次层叠于所述基板(10)上的第一半导体层(21)、多量子阱层(22)和第二半导体层(23)，所述第二半导体层(23)的表面具有露出所述第一半导体层(21)的凹槽(24)，所述第一电极(31)位于所述凹槽(24)内，所述第二电极(32)包括间隔排布的多个子电极(321)，多个所述子电极(321)位于所述第二半导体层(23)远离所述基板(10)的一侧。2.根据权利要求1所述的发光二极管芯片，其特征在于，所述发光二极管芯片还包括钝化层(40)，所述钝化层(40)至少位于所述第二半导体层(23)、所述第一电极(31)、所述凹槽(24)和所述第二电极(32)上，所述钝化层(40)具有通孔(41)和多个凹孔(42)，所述通孔(41)露出所述第一电极(31)，多个所述凹孔(42)与多个所述子电极(321)一一对应；所述凹孔(42)的底面到所述子电极(321)的距离与所述凹孔(42)至所述第一电极(31)的距离负相关。3.根据权利要求2所述的发光二极管芯片，其特征在于，所述第二电极(32)包括沿着远离所述第一电极(31)的方向依次排布的第一电极组(81)、第二电极组(82)和第三电极组(83)；所述第一电极组(81)中各所述子电极(321)与所述第一电极(31)的最短距离相同，所述第二电极组(82)中各所述子电极(321)与所述第一电极(31)的最短距离相同，所述第三电极组(83)中各所述子电极(321)与所述第一电极(31)的最短距离相同。4.根据权利要求3所述的发光二极管芯片，其特征在于，所述第一电极组(81)中，所述子电极(321)对应的所述凹孔(42)的底面到所述子电极(321)的距离为20埃至30埃，所述第二电极组(82)中，所述子电极(321)对应的所述凹孔(42)的底面到所述子电极(321)的距离为10埃至15埃，所述第三电极组(83)中，所述子电极(321)对应的所述凹孔(42)的底面到所述子电极(321)的距离为3埃至6埃。5.根据权利要求2所述的发光二极管芯片，其特征在于，所述凹孔(42)的底面到所述子电极(321)的距离沿远离所述第一电极(31)的方向逐渐减小。6.根据权利要求1至5任一项所述的发光二极管芯片，其特征在于，所述子电极(321)为扇环形或条形。7.一种改善光效的发光二极管芯片的制备方法，其特征在于，所述制备方法包括：提供一外延片，所述外延片包括基板和位于所述基板上的发光结构，所述发光结构包括依次层叠于所述基板上的第一半导体层、多量子阱层和第二半导体层，所述第二半导体层的表面具有露出所述第一半导体层的凹槽；在所述外延片上制作第一电极和第二电极，所述第一电极位于所述凹槽内，所述第二电极包括间隔排布的多个子电极，多个所述子电极位于所述第二半导体层远离所述基板的一侧。8.根据权利要求7所述的制备方法，其特征在于，所述在所述外延片上制作第一电极和第二电极之后，所述制备方法还包括：在所述外延片上形成钝化层，所述钝化层至少位于所述第二半导体层、所述第一电极、所述凹槽和所述第二电极上；
在所述钝化层上刻蚀形成露出所述第一电极的通孔，以及与多个子电极一一对应的多个凹孔。9.根据权利要求8所述的制备方法，其特征在于，所述第二电极包括沿着远离所述第一电极的方向依次排布的第一电极组、第二电极组和第三电极组；所述第一电极组中各所述子电极与所述第一电极的最短距离相同，所述第二电极组中各所述子电极与所述第一电极的最短距离相同，所述第三电极组中各所述子电极与所述第一电极的最短距离相同。10.根据权利要求7至9任一项所述的制备方法，其特征在于，在所述外延片上制作第二电极包括：对所述第二半导体层上待形成子电极的区域进行激光退火；在所述待形成子电极的区域形成所述子电极。
技术总结本公开提供了一种改善散热的发光二极管芯片及其制备方法，属于光电子制造技术领域。该发光二极管芯片包括：基板、发光结构、第一电极和第二电极；所述发光结构包括依次层叠于所述基板上的第一半导体层、多量子阱层和第二半导体层，所述第二半导体层的表面具有露出所述第一半导体层的凹槽，所述第一电极位于所述凹槽内，所述第二电极包括间隔排布的多个子电极，多个所述子电极位于所述第二半导体层远离所述基板的一侧。本公开实施例能提升芯片的散热能力，改善芯片电气过应力下降的问题。改善芯片电气过应力下降的问题。改善芯片电气过应力下降的问题。
技术研发人员：兰叶 王江波 张威
受保护的技术使用者：华灿光电（浙江）有限公司
技术研发日：2022.06.30
技术公布日：2022/11/1
