用于进行量子多芯片联结的混合读出封装的制作方法

用于进行量子多芯片联结的混合读出封装


背景技术：

1.本公开涉及量子芯片的读出封装，更具体地，涉及用于进行量子多芯片联结的混合读出封装。
2.在量子计算中，对于给定的量子计算机，通过增加量子计算机的一个或多个量子芯片上的量子位的数量可以实现更大的量子体积。然而，随着为容纳如此增加数量的量子位而增大量子芯片的尺寸，量子芯片上会有更多的量子位被圈围，这可导致量子芯片的区域中的读出线过度拥挤。
3.多芯片联结可以通过分解量子芯片来解决这个问题。量子多芯片联结可涉及将多个较小的量子芯片联结到大的内插件(interposer)上，使得整个内插件-量子-芯片模块可以容纳增加数量的量子位。在各种情况下，可将量子多芯片联结视为是将多个小于全尺寸的量子芯片联结到内插件，而不是使用体验读出过度拥挤的全尺寸量子芯片。在各个方面，多芯片联结可导致更好的结厚度控制，可避免盒模式(box modes)，和/或可促进更高的产率。
4.然而，量子多芯片联结有其自身的挑战。传统的量子多芯片联结需要内插件上(例如，至少部分地在内插件上)的将各种量子芯片耦合在一起的跨芯片谐振器(cross-chip resonators)(例如，连接总线)，并且涉及将量子芯片的所有读出线布线(wiring)通往内插件的外围部分(例如，外围和/或边缘区域)。当使用大的内插件时，位于内插件的中心附近的量子位的读出线可能会与这些跨芯片谐振器冲突(例如，交叉、相交)，这可能是不希望的。
5.因此，需要一种可以解决(例如，减少)读出线与跨芯片谐振器冲突的问题的进行量子多芯片联结的解决方案。


技术实现要素：

6.以下给出提供对本发明的一个或多个实施例的基本理解的概述。本概述并不旨在标识关键或重要的元素，或描绘特定实施例的任何范围或权利要求的任何范围。其唯一的目的是简要地介绍作为后文给出的更详细描述的前序的概念。在本文所述的一个或多个实施例中，描述了促进用于进行量子多芯片联结的混合读出封装的设备、系统、计算机实现的方法、装置和/或计算机程序产品。
7.根据一个或多个实施例，提供了一种设备。该设备可包括具有第一量子芯片和第二量子芯片的内插件。在各个方面，该装置可进一步包括第一量子芯片的读出谐振器。在各种情况下，读出谐振器可被路由到内插件的内部部分。在各种实施例中，内部部分可以位于第一量子芯片与第二量子芯片之间。在各种实施例中，该设备可进一步包括耦合第一量子芯片和第二量子芯片的至少两个连接总线。在一些情况下，所述至少两个连接总线可以位于内部部分上。在各个方面，读出谐振器可以位于所述至少两个连接总线之间。在各种实施例中，读出谐振器可以通过相对于所述至少两个连接总线偏斜的电导体耦合到印刷电路板。在各种实施例中，该设备可进一步包括第一量子芯片的第二读出谐振器。在一些情况
下，第二读出谐振器可以位于内插件的环绕第一量子芯片和第二量子芯片的外围部分上。
8.根据一个或多个实施例，提供了一种制造上述设备的方法。
9.根据一个或多个实施例，提供了一种装置。该装置可包括衬底。在一些情况下，衬底可具有一个或多个量子位芯片。在各个方面，该装置可进一步包括耦合到所述一个或多个量子位芯片的量子位的一个或多个谐振器。在各种情况下，可将所述一个或多个谐振器路由到衬底的一个或多个内部区域。在一些情况下，所述一个或多个内部区域可以定位在所述一个或多个量子位芯片的一对或多对相邻芯片之间。在各种实施例中，所述一个或多个量子位芯片的该一对或多对相邻芯片可以通过定位在所述一个或多个内部区域上的多个总线耦合在一起。在各种情况下，所述一个或多个谐振器可定位在总线之间。在各种实施例中，所述一个或多个谐振器可通过相对于总线偏斜的一个或多个导体耦合到印刷电路板。
10.根据一个或多个实施例，提供一种制造上述装置的方法。
11.根据一个或多个实施例，提供了一种内插件。在各个方面，内插件可包括量子芯片。在各种情况下，内插件可进一步包括量子输入/输出(i/o)端口。在各种情况下，这些量子i/o端口可以在相邻量子芯片对之间路由。在各种实施例中，内插件可进一步包括连接这些相邻量子芯片对的跨芯片线(cross-chip lines)。在各种情况下，这些跨芯片线可以位于这些相邻量子芯片对之间。在各个方面，量子i/o端口可位于跨芯片线之间。在各种实施例中，印刷电路板可以通过相对于跨芯片线偏斜的多个引脚而耦合到这些量子i/o端口。
12.如上所述，量子多芯片联结包括具有联结到其上的量子芯片的内插件，其中，量子芯片通过跨芯片谐振器(例如，沿着和/或至少部分地沿着内插件的平面延伸并且将两个或更多个量子芯片的量子位耦合在一起的连接总线)耦合在一起。常规的量子多芯片联结，将量子芯片的所有读出谐振器(例如，输入/输出端口)路由/布线到内插件的外围部分，以促进读出谐振器到印刷电路板的导线联结(wire bonding)和/或凸点联结(bump bonding)(例如，将读出谐振器联结和/或路由得靠近内插件的边缘，使得它们可以容易地耦合到印刷电路板)。常规地，甚至将位于中心的量子位(例如，位于内插件拓扑的中心和/或内部附近而不是位于内插件拓扑的外围和/或边缘附近的量子位)的读出谐振器路由和/或布线到内插件的外围部分。这可致使这些读出线(例如，将量子芯片上的量子位耦合到其读出谐振器/端口的读出线)与跨芯片谐振器拥挤、交叉、相交和/或以其它方式干扰跨芯片谐振器。例如，经常可能的情况是，从给定的位于中心的量子位到内插件的外围部分的任何路由路径被一个或多个跨芯片谐振器阻挡，使得从该给定的位于中心的量子位到内插件的外围部分的读出线的布线要求该读出线与该一个或多个阻挡的跨芯片谐振器交叉、相交和/或以其它方式干扰该一个或多个阻挡的跨芯片谐振器。这样的拥挤、交叉和/或相交可能是不希望的(例如，可能会使得更加难以向量子芯片上的量子位提供正确的输入和/或从中读取正确的输出)。
13.本发明的各种实施例可以解决现有技术中的这些问题。在各个方面，本发明的实施例可以提供用于进行量子多芯片联结的混合读出封装。在各种情况下，用于进行量子多芯片联结的混合读出封装可包括具有与其联结的多个量子芯片的内插件，每个量子芯片具有一个或多个量子位。在各个方面，相邻量子芯片对可以经由沿着(例如，至少部分地沿着)内插件的平面延伸的连接总线(例如，跨芯片谐振器)耦合在一起。在各种情况下，位于外围
的量子位(例如，靠近内插件的外围和/或边缘附近定位、使得其具有通往内插件的外围和/或边缘的无阻碍路由路径的量子位)可具有被路由/布线到内插件的外围部分的读出谐振器(例如，输入/输出端口)。在各个方面，位于中心的量子位(例如，远离内插件的外围/边缘定位、使得其没有通往内插件的外围和/或边缘的无阻碍路由路径的量子位)可具有被路由/布线到内插件的内部部分(inner portions)的读出谐振器。在各种情况下，可以将内插件的内部部分限定为内插件的基本上在相邻量子芯片对之间的那些区域。通过将至少一些读出谐振器定位在这些内部部分上，就可以将与这些读出谐振器相关联的读出线(例如，输入/输出线)布线/路由到内插件的内部部分而不是内插件的外围部分。如上所述，经常可能的情况是，从给定的位于中心的量子位到内插件的外围部分的任何路由路径被一个或多个跨芯片谐振器阻挡。然而，在各个方面，可能存在从给定的位于中心的量子位到对应的内部部分(例如，位于该给定的位于中心的量子位所位于的量子芯片与相邻的量子芯片之间的内插件的内部部分)的一个或多个路径不被一个或多个连接总线阻挡的情况。因此，在各个方面，与将所有读出谐振器布线到内插件的外围部分相比，将至少一些读出谐振器布线/路由到这些内部部分(例如，在这些内部部分上放置至少一些输入/输出端口)可以减少实现量子多芯片联结所需的交叉的量。在各个方面，通过本发明的各种实施例减少和/或消除的交叉的量可能是显著的，并且可随内插件上的量子芯片的数量的增加而增加。在各个方面，将至少一些读出谐振器布线至这些内部部分可以减少实现量子多芯片联结所需的布线材料的量(例如，给定的位于中心的量子位可以在物理上更靠近在其位于的量子芯片与相邻量子芯片之间的相关联的内部部分，而不是更靠近内插件的外围部分，从而使得将读出线布线至相关联的内部部分需要比将读出线布线至外围部分更少的布线材料)。
14.在各种情况下，量子芯片可以联结(例如，凸点联结)至内插件。在各个方面，量子芯片可以在其上具有一些位于外围的量子位并且可以在其上具有一些位于中心的量子位。在各个方面，位于外围的量子位可坐落在量子芯片上，使得它们朝向内插件的外围部分和/或具有通往内插件的外围部分的无阻碍路由/布线路径。也就是说，在各种情况下，可能存在从量子芯片上的位于外围的量子位到内插件的外围部分的不与一个或多个连接总线交叉的路由/布线路径。在各个方面，位于中心的量子位可可坐落在量子芯片上，使得它们背离内插件的外围部分和/或没有通往内插件的外围部分的无阻碍的路由/布线路径。即，在各种情况下，从量子芯片上的位于中心的量子位到内插件的外围部分的所有路由/布线路径可包括交叉一个或多个连接总线。因此，在一些实例中，这样可能是有益的，即，将那些位于中心的量子位的读出谐振器布线和/或路由到内插件的相关联的内部部分上(例如，将那些位于中心的量子位的输入/输出端口放置和/或定位在内插件的相关联的内部部分上)，由此避免需要这种交叉。
15.在各种情况下，可以将量子芯片联结(例如，凸点联结)到内插件。在各种情况下，可在联结之前在量子芯片和内插件上通过光刻对谐振器(例如，总线)进行图案化，可在将量子芯片联结到内插件之后形成从量子芯片上的量子位到它们的读出端口的连续路径。在各个方面，可以根据需要提供这些读出端口到外部世界的进一步连接。
16.本发明的各种实施例可以提供用于进行量子多芯片联结的混合读出封装，其可包括路由、连接和/或布线通往内插件的外围部分的一个或多个读出谐振器(例如，输入/输出端口)以及路由、连接和/或布线至内插件的一个或多个内部部分的一个或多个读出谐振器
(例如，输入/输出端口)。在各种情况下，这种量子多芯片联结结构可提供以下益处和/或技术改进中的一个或多个。在各种情况下，这种混合读出封装可以是与常规量子多芯片联结相比表现出更少的读出拥挤(例如，在内插件外围的更低的输入/输出端口密度和/或在内插件上的更低的输入/输出线密度)的内插件-量子芯片结构。在各种情况下，这种混合读出封装可以是与常规量子多芯片联结相比表现出读出线和跨芯片谐振器之间更少的交叉、相交和/或干扰(例如，内插件上与内插层上的量子位间连接总线冲突的输入/输出线的情况更少)的内插件-量子芯片结构。在各种情况下，这种混合读出封装件可以是提供更好的芯片有效面积、降低芯片设计中的总体拥挤度、和/或减少实现多芯片联结设计所需的交叉数量的内插件-量子芯片结构。在各个方面，这样的益处可以与在内插件上实现的量子芯片的数量成比例。
附图说明
17.图1示出了根据本文描述的一个或多个实施例的促进用于进行量子多芯片联结的混合读出封装的示例、非限制性量子多芯片联结设备的框图。
18.图2示出了根据本文描述的一个或多个实施例的制造促进用于进行量子多芯片联结的混合读出封装的量子多芯片联结设备的示例、非限制性方法的流程图。
19.图3示出了根据本文描述的一个或多个实施例的促进用于进行量子多芯片联结的混合读出封装的示例、非限制性内插件的框图。
20.图4示出了根据本文所描述的一个或多个实施例的促进用于进行量子多芯片联结的混合读出封装的包括弹簧针的示例、非限制性量子多芯片联结设备的框图。
21.图5示出了根据本文所描述的一个或多个实施例的促进用于进行量子多芯片联结的混合读出封装的包括连接盘栅格阵列的示例、非限制性量子多芯片联结设备的框图。
22.图6示出了根据本文所描述的一个或多个实施例的促进用于进行量子多芯片联结的混合读出封装的包括硅通孔的示例、非限制性量子多芯片联结设备的框图。
23.图7示出了根据本文所述的一个或多个实施例的促进量子多芯片联结的混合读出封装的示例、非限制性量子多芯片联结装置的框图。
24.图8至图10示出了根据本文所述的一个或多个实施例的制造促进量子多芯片联结的混合读出封装的量子多芯片联结设备的示例、非限制性方法的流程图。
25.图11至图12示出了根据本文所述的一个或多个实施例的制造促进量子多芯片联结的混合读出封装的量子多芯片联结装置的示例、非限制性方法的流程图。
26.图13示出了其中可促进本文所述的一个或多个实施例的示例、非限制性操作环境的框图。
具体实施方式
27.以下详细说明仅是说明性的，并不旨在限制实施例和/或实施例的应用或使用。此外，无意受前文的背景技术部分或发明内容部分或本具体实施方式部分中呈现的任何明示或隐含信息的约束。
28.现在参考附图描述一个或多个实施例，其中相同的附图标记在全文中用于指代相同的元件。在以下描述中，出于解释的目的，阐述了许多具体细节以便提供对一个或多个实
施例的更透彻理解。然而，明显的是，在各种情况下，可以在没有这些具体细节的情况下实践一个或多个实施例。
29.量子计算机的处理能力的改进(例如，增加的量子体积)可以通过增加给定量子计算系统的一个或多个量子芯片上的量子位来促进。然而，如上所述，这可能导致量子芯片的尺寸增大，使得量子芯片上的更多的量子位被其它量子位圈围(fenced in)。结果可能是量子芯片上的读出线过度拥挤。
30.量子多芯片联结可以改善该问题。如上所述，量子多芯片联结涉及将多个量子芯片(例如，小于全尺寸的量子芯片)联结到大的内插件(例如，可由操纵柄(handler)和/或加强件支撑的衬底)并经由一个或多个连接总线(例如，跨芯片谐振器)将量子芯片耦合在一起。
31.如上所述，量子多芯片联结可能面临其自身的挑战。具体地，传统的量子多芯片联结包括将量子芯片的所有读出线(例如，输入/输出线)布线通往内插件的外围部分(例如，边缘、外围、非中心和/或非内部区域)。这常常要求量子芯片的读出线与跨芯片谐振器拥挤、交叉、相交和/或以其它方式干扰跨芯片谐振器，这会使得难以正确地执行量子读出。
32.本发明的各种实施例可以减少量子多芯片联结中的这种交叉的数量。具体地，本发明的各种实施例可以提供用于量子多芯片联结(例如，内插件-量子芯片结构)的混合读出封装，相比于常规量子多芯片联结，其在读出线和跨芯片谐振器之间需要的交叉更少，从而提供改进的性能。
33.在各个方面，用于进行量子多芯片联结的混合读出封装可包括其上联结有量子芯片的内插件，其中，相邻的量子芯片可以经由一个或多个连接总线(例如，跨芯片谐振器)耦合在一起。为了简化和易于解释，在此的公开中明确地讨论并示出了包含矩形量子芯片阵列的内插件的实施例。然而，应当认识到，在各种实施例中，量子芯片可以任何合适的形状、图案和/或方式布置在内插件上。
34.在各种情况下，内插件可具有位于外围的量子芯片和位于中心的量子芯片。在各个方面，位于外围的量子芯片可以是与内插件的外围部分相邻的量子芯片和/或不是通过一个或多个其它量子芯片与内插件的外围部分分隔的量子芯片。在各个方面，位于中心的量子芯片可以是不与内插件的外围部分相邻的量子芯片和/或通过一个或多个其它量子芯片与内插件的外围部分分隔的量子芯片。例如，考察联结至内插件的5x6量子芯片阵列(例如，总共30个量子芯片)。在各个方面，可以认为构成5x6阵列的外围(perimeter)的18个量子芯片是位于外围的量子芯片，因为对于这18个量子芯片中的每一个来说，在它与内插件的外围部分之间没有其它量子芯片。在各个方面，可以认为5x6阵列的内部的12个量子芯片是位于中心的量子芯片，因为对于这12个量子芯片中的每一个来说，在它与内插件的外围部分之间有至少一个其它量子芯片。
35.在各种实例中，可以通过一个或多个连接总线(例如，也称为跨芯片谐振器)将内插件上的相邻量子芯片耦合在一起。在各种实例中，该一个或多个连接总线可以位于和/或至少部分地位于内插件上(例如，可在内插件的平面上延伸和/或至少部分地在内插件的平面上延伸)并且可将相邻量子芯片对耦合在一起(例如，可以将一个量子芯片上的量子位耦合到一个相邻的量子芯片上的量子位)。例如，考察具有5x6量子芯片阵列的内插件的上述实例。在各种情况下，十二个位于中心的量子芯片中的每一个都可以被连接到四个(和/或
更少的)量子芯片上，因为这十二个位于中心的量子芯片中的每一个都与四个其它量子芯片相邻。在各种情况下，构成该5x6阵列的拐角的四个量子芯片(例如，18个位于外围的量子芯片中的四个量子芯片)可以耦合到两个(和/或更少的)量子芯片，因为这四个拐角量子芯片中的每一个都与两个其它量子芯片相邻。在各种情况下，其余的14个位于外围的量子芯片可以耦合到三个(和/或更少的)量子芯片，因为这14个位于外围的量子芯片中的每一个都与三个其它量子芯片相邻。在各种实施例中，可以将内插件上的任何适合的量子芯片耦合到内插件上任何适合数量的任何其它适合的量子芯片(例如，在一些情况下，可以将量子芯片耦合到多于四个的其它量子芯片；在一些情况下，可以将不相邻的量子芯片耦合在一起)。
36.在各种实例中，每个量子芯片可具有一个或多个量子位，其中，每个量子位关联于或对应于一个联结到内插件的读出谐振器(例如，向该量子位提供输入和/或从该量子位接收输出的输入/输出端口)。例如，在某些情况下，内插件上的第一量子芯片可具有29个量子位。在各个方面，这29个量子位中的每一个都可有一个联结到内插件的对应读出谐振器(例如，输入/输出端口)，总共有29个读出谐振器(例如，29个输入/输出端口)对应于第一量子芯片。在某些情况下，内插件上的第二量子芯片可具有13个量子位。在各种实例中，这13个量子位中的每一个都可有一个联结到内插件的对应读出谐振器(例如，输入/输出端口)，总共有13个读出谐振器(例如，13个输入/输出端口)对应于第二量子芯片。在各个方面，每个量子位可以通过读出线(例如，输入/输出线)耦合到其对应的读出谐振器。在各种情况下，每个读出线可以位于内插件上(例如，可以在内插件的平面上延伸)。如上所述，与常规量子多芯片联结相比，本发明的各种实施例可以减少这些读出线与连接总线之间的交叉和/或干扰的数量。
37.在一些实例中，到量子位的输入(例如，驱动)以及来自量子位的输出(例如，读出)可以被组合在单一的线中并且被路由/布线到内插件上的同端口。在其它实例中，到量子位的输入(例如，驱动)以及来自量子位的输出(例如，读出)可以在不同的线上并且因此可以被路由/布线到内插件上的不同的端口。在各种实例中，两个或更多个量子位的读出可以被组合并且被路由/布线到内插件上的单一的端口(例如，内插件芯片上的一个读出端口可以通过多路连接(multiplexing)而连接到多于一个的量子位)。
38.在各个方面，内插件可具有外围部分和一个或多个内部部分。在各种情况下，外围部分可以是内插件的环绕和/或围绕内插件上的量子芯片的边缘、外围和/或非内部区域。在各种情况下，该一个或多个内部部分可以是内插件的位于相邻量子芯片对之间的那些区域。考察内插件具有5x6量子芯片阵列的以上实例。在一些情况下，外围部分可以是基本上环绕5x6量子芯片阵列的内插件的边缘和/或外围(例如，内插件的矩形环)。在一些情况下，5x6的量子芯片阵列可以限定内插件的49个内部部分(例如，内插件可以有物理上位于5x6量子芯片阵列中的两个相邻量子芯片之间和/或物理上夹在两个相邻量子芯片之间的49个区域)。
39.在各种实施例中，可以将对应于位于中心的量子芯片的读出谐振器路由/布线到内插件的一个或多个内部部分处(例如，可以将位于中心的量子芯片的输入/输出端口放置、安置、定位、和/或联结到内插件的一个或多个内部部分处)，而不是外围部分处。这可以减少将位于中心的量子芯片的量子位耦合到它们对应的读出谐振器所需要的交叉的数目。
例如，考察以上实例中的5x6量子芯片阵列。具体地，考察在该5x6阵列中的位置(2，3)处(例如，从顶部起的第二行、从左部起的第三列)的第一量子芯片以及在该5x6阵列中的位置(2，4)处的第二量子芯片。假设第一量子芯片和第二量子芯片通过一个或多个连接总线耦合。第一量子芯片和第二量子芯片是位于中心的，并且彼此相邻。在各个方面，可以有内插件的物理上位于第一量子芯片和第二量子芯片之间的内部部分(例如，内插件的在一个方向上基本上由位置(2，3)和位置(2，4)物理地界定的并且在正交方向上由第一和第二量子芯片的宽度物理地界定的表面)。在各个方面，可以将第一量子芯片的读出谐振器路由和/或布线到内插件的这个内部部分(例如，可以将第一量子芯片的输入/输出端口放置在第一量子芯片与第二量子芯片之间)。因为从第一量子芯片到内部部分的路径可以是无阻碍的(例如，第一量子芯片与内部部分直接相邻，并且在第一量子芯片与内部部分之间没有其它量子芯片)，第一量子芯片可以耦合到读出谐振器，而不与将第一量子芯片耦合到第二量子芯片的连接总线交叉，并且不与内插件上的任何其它连接总线交叉。相反，常规的替代方案是将第一量子芯片的读出谐振器布线/路由到内插件的外围部分。然而，这可能需要与耦合第一量子芯片和第二量子芯片的连接总线交叉，以及与将内插件上的其它量子芯片耦合在一起的其它连接总线交叉。毕竟，由于第一量子芯片是位于中心的，从第一量子芯片到外围部分的读出线将不得不与位于较高编号的和/或较低编号的行和/或较高编号的和/或较低编号的列中的量子位的连接总线交叉(例如，为了从位置(2，3)到达外围部分，需要穿越位置(2，3)上方的一行量子芯片、或穿越位置(2，3)下方的三行量子芯片、或穿越位置(2，3)左侧的两列量子芯片、或者穿越位置(2，3)右侧的三列量子芯片)。通过将读出谐振器布线/路由到内插件的这些内部部分，可以减少读出线与连接总线之间的交叉的数量。由于读出线与连接总线的交叉、相交和/或干扰会使有效的量子位读出变得困难和/或棘手，减少交叉的数量构成对常规量子多芯片联结的技术改进。
40.在各个方面，可以将对应于位于外围的量子芯片的一些读出谐振器路由/布线到内插件的外围部分(例如，位于外围的量子芯片的一些量子位可具有到该外围部分的无阻碍路径；此类量子位可以被称为位于外围的量子位，在这些情况下，将这些位于外围的量子位的读出谐振器路由/布线到内插件的外围部分可能是可接受的)。在各个方面，可以将这些位于外围的量子芯片的一些读出谐振器路由/布线到一个或多个内部部分(例如，位于外围的量子芯片的一些量子位可以背离外围部分，使得它们没有到外围部分的无阻碍路径；这样的量子位可称作位于中心的量子位，在这样的情况下，可以将这些位于中心的量子位的读出谐振器路由/布线到内插件的适当的内部部分)。在各个方面，位于中心的量子芯片可能仅具有位于中心的量子位(例如，没有通往内插件的外围部分的无阻碍路径的量子位)。在各个方面，位于外围的量子芯片可具有位于中心的量子位(例如，没有通往内插件的外围部分的无阻碍路径的量子位)以及位于外围的量子位(例如，具有通往内插件的外围部分的无阻碍路径的量子位)两者。
41.在各种实施例中，内插件上的读出谐振器可以通过任何合适的电耦合技术(例如，引线联结和/或凸点联结)耦合到印刷电路板(例如，耦合到印刷电路板的电极)。在各个方面，位于中心的量子位的读出谐振器可以通过相对于内插件上的连接总线偏斜的电导体耦合到印刷电路板(例如，电导体可以基本上正交于内插件和/或可以延伸出和/或离开内插件以便不与任何连接总线相交)。在各种情况下，电导体可以是弹簧针(pogo pins)、连接盘
栅格阵列(land grid arrays)、硅通孔(through-silicon vias)、和/或任何其它合适的电导体和/或电导体的组合。
42.本发明的各种实施例包括并非抽象概念、并非自然现象、并非自然规律且不能由人类作为一系列智力活动行为来执行的量子多芯片联结模块的新新颖物理结构。相反，本发明的各种实施例包括量子多芯片联结模块的物理设计，与传统的量子多芯片联结相比，其通过减少量子读出线(例如，输入/输出线)与量子连接总线(例如，跨芯片谐振器)之间的交叉和/或相交的数量来提供改进的量子读出。由于这样的交叉可能会降低量子读出的效能，所以，消除和/或减少这样的交叉的芯片设计可以改善量子计算系统的功能(例如，改善量子读出的效能和/或准确度)，由此构成对现有技术的具体技术改进。本发明的各种实施例可以通过提供用于进行量子多芯片联结的混合读出封装来实现该技术改进。在各个方面，可以将位于中心的量子位的读出谐振器定位在和/或路由/布线到内插件上的一个或多个内部部分处。可以将内部部分限定为内插件表面的物理上在相邻量子芯片之间的那些区域。由于可能有从位于中心的量子位到这些内部部分中的至少一个的无阻碍路径，所以在这些内部部分之一处将该量子位耦合到其读出谐振器的读出线不需要与内插件上的任何连接总线交叉和/或相交。相反，传统的量子多芯片联结要求将所有读出谐振器都定位在和/或布线/路由到内插件的外围部分。在一些情况下，没有从至少一个位于中心的量子位到外围部分的无阻碍路径。在这种情况下，将所有读出线布线到外围部分可能需要更大数量的交叉，而这可能是不希望的。因此，本发明的实施例提供了改善量子计算系统的功能的新颖的用于进行量子多芯片联结的混合读出封装，从而构成了对现有技术的具体技术改进。
43.在各个方面，应当理解，本公开的附图仅是示例性的而非限制性的，并且不一定是按比例绘制的。
44.图1示出了根据本文描述的一个或多个实施例的可以促进用于进行量子多芯片联结的混合读出封装的示例、非限制性量子多芯片联结设备100的框图。如图所示，内插件102可具有联结至内插件102的第一量子芯片104和联结至内插件102的第二量子芯片106。在各种实例中，可以将第一量子芯片104和第二量子芯片106凸点联结到内插件102。在各个方面，可以实施任何其它合适的联结技术。
45.如图所示，在各种情况下，第一量子芯片104可包括一个或多个量子位(例如，量子位q1至q13)，并且，在各个方面，第二量子芯片106可包括一个或多个量子位(例如，量子位q14至q26)。在各种实例中，任何适当类型和/或任何适当数量的量子位可以在第一量子芯片104上，并且任何适当类型和/或任何适当数量的量子位可以在第二量子芯片106上。在各种实例中，可以将量子位q1至q13以任何适合的图案、形状、和/或方式安排在第一量子芯片104上。在各种情况下，可以将量子位q14至q26以任何适合的图案、形状、和/或方式安排在第二量子芯片106上。
46.在各种实例中，第一量子芯片104可以通过一个或多个连接总线108(例如，它们可以是跨芯片谐振器)通信地耦合到第二量子芯片106。在所示的非限制性实例中，有两个将第一量子芯片104耦合到第二量子芯片106的连接总线108(例如，第一连接总线108将q12耦合到q17，第二连接总线108将q10耦合到q15)。在各种实例中，任何适当类型和/或任何适当数目的连接总线108可以将第一量子芯片104耦合到第二量子芯片106。如图所示，该一个或
多个连接总线108的一部分可沿内插件102的表面延伸。在各种实施例中，该一个或多个连接总线108可包括用于将量子位和/或量子芯片通信地和/或电气地耦合的任何适合的材料。
47.在各种实例中，第一量子芯片104的量子位q1至q13可以通过一个或多个量子位间连接器110以任何适当的安排而相互通信地耦合。类似地，第二量子芯片106的量子位q14至q26可以通过一个或多个量子位间连接器110以任何适合的安排而相互耦合。在各个方面，一个或多个量子位间连接器110可包括用于电气地和/或通信地耦合量子位的任何适合的材料。如图所示，在各种实例中，该一个或多个量子位间连接器110可以沿第一量子芯片104和第二量子芯片106的表面延伸，而不是在内插件102的表面上延伸。
48.在各种实例中，第一量子芯片104的量子位q1至q13中的每个都可有相关联的和/或对应的读出谐振器114(例如，其可以是用于向每个量子位提供输入和/或从其接收输出的输入/输出端口)。类似地，第二量子芯片106的量子位q14至q26中的每个都可有相关联的和/或对应的读出谐振器114(例如，输入/输出端口)。在各种实施例中，该一个或多个读出谐振器114可包括便于提供和/或接收量子输入和输出的任何适合的材料。在各个方面，量子位q1至q26各自都可有对应的读出谐振器114。在各个方面，量子位q1至q26各自都可有任何适当数量和/或任何适当类型的读出谐振器114。
49.在各种情况下，量子位q1至q26各自都可通过读出线112(例如，其可以是输入/输出线)耦合到其对应的读出谐振器114。在各个方面，读出线112可包括用于将量子位通信地和/或电气地耦合到读出谐振器的任何适合的材料。如图所示，在各种情况下，读出线112可具有沿第一量子芯片104和第二量子芯片106的表面延伸的部分，以及沿内插件102的表面延伸的部分。
50.如上所述，传统的量子多芯片联结涉及将所有读出谐振器114路由/布线至内插件102的外围部分116(例如，外围部分116在图1中表示为内插件102的在两个点状、同心、轴平行的矩形之间的表面区域)。如图所示，外围部分116可以是内插件102的表面区域的、属于内插件102的边缘和/或外围和/或接近内插件102的边缘和/或外围的物理区域和/或部分。在各个方面，内插件102可包含任何合适的形状(例如，矩形芯片、圆形芯片、三角形芯片和/或任何其它合适形状的芯片)。在各个方面，外围部分116可以是与内插件102的形状对应的环形表面区域(例如，矩形内插件102的矩形环、圆形内插件102的圆形环、三角形内插件102的三角形环)。
51.如图所示，可以将读出谐振器114中的一些路由/布线到内插件102的外围部分116(例如，读出谐振器114中的一些可位于、定位、坐落和/或联结在外围部分116上)。因此，可以将这些读出谐振器114的读出线112路由到外围部分116，以便将这些读出谐振器114耦合到其对应的量子位。如图所示，对于朝向外围部分116的量子位和/或对于其它具有到外围部分116的无阻碍路径的量子位(例如，对于位于外围的量子位)来说，这可能不成问题。例如，第一量子芯片104的量子位q1、q2、q3、q4、q8、q9和q13都朝向外围部分116并且具有到外围部分116的无阻碍路径(例如，可以将来自量子位q1、q2、q3、q4、q8、q9和q13的读出线112路由到外围部分116，而无需与连接总线108和/或量子位间连接器110交叉)。类似地，第二量子芯片106的量子位q14、q18、q19、q23、q24、q25和q26都朝向外围部分116并且具有到外围部分116的无阻碍路径(例如，可以将来自量子位q14、q18、q19、q23、q24、q25以及q26的读
出线112路由到外围部分116，而不与连接总线108和/或量子位间连接器110发生交叉)。在各种情况下，可以将量子位q1、q2、q3、q4、q8、q9、q13、q14、q18、q19、q23、q24、q25和q26视为位于外围的量子位。然而，第一量子芯片104的量子位q6和q11以及第二量子芯片106的量子位q16和q21没有此类通往外围部分116的无阻碍路径(例如，可以将它们视为位于中心的量子位)。因此，来自量子位q6、q11、q16和q21的读出线112都必须与至少一个连接总线108和/或至少一个量子位间连接器110发生交叉、相交和/或其它方式的干扰，才能被路由到外围部分116。
52.具体地，考察第一量子芯片104的量子位q11和第二量子芯片106的量子位q16。如虚线附图标记118所示，若要将量子位q11的读出谐振器114布线/路由到外围部分116，量子位q11的读出线就不得不与至少一个连接总线108交叉(例如，图1中以附图标记122指示的交叉)或与至少一个量子位间连接器110交叉。类似地，如虚线附图标记120所示，若要将量子位q16的读出谐振器114布线/路由到外围部分116，则量子位q16的读出线就不得不与至少一个连接总线108交叉或与至少一个量子位间连接器110交叉(例如，图1中以附图标记124指示的交叉)。此外，附图标记124示出了如果将量子位q16的读出谐振器114路由/布线到外围部分116则可能会产生的读出线112的拥挤。总体上，这些交叉可能是成问题的(例如，可能使得难以准确地向量子芯片上的量子位提供输入和/或从量子芯片上的量子位接收输出)。
53.如图所示，在各种实施例中，可以将读出谐振器114中的一些路由/布线到内插件102的内部部分126。在各个方面，内部部分126可以是内插件102的物理上位于第一量子芯片104与第二量子芯片106之间和/或夹在第一量子芯片104与第二量子芯片106之间的区域和/或表面区域。如图所示，量子位q11的读出谐振器114(例如，表示为读出谐振器128)可以位于/定位在内部部分126上。如图所示，量子位q11的读出线112(例如，表示为读出线130)可以被路由，以便将量子位q11耦合到读出谐振器128。类似地，如图所示，量子位q16的读出谐振器114(例如，表示为读出谐振器132)可以位于/定位在内部部分126上。如图所示，量子位q16的读出线112(例如，表示为读出线134)可以被路由，以便将量子位q16耦合到读出谐振器132。
54.如以上所解释的，将量子位q11的读出路由/布线到外围部分116(例如，由虚线附图标记118表示)会使量子位q11的读出线与连接总线108中的至少一个交叉(例如，由附图标记122所示)。类似地，将量子位q16的读出路由/布线到外围部分116(例如，由虚线附图标记120所示)会使量子位q16的读出线与至少一个量子位间连接器110交叉和/或拥挤(例如，由附图标记124所示)。然而，如图所示，通过将读出谐振器128和读出谐振器132布线/路由到内部部分126，可以消除和/或避免附图标记122和124所示的交叉。实际上，如图所示，读出线130可以避免与连接总线108和/或量子位间连接器110交叉，读出线134可以类似地避免与连接总线108和/或量子位间连接器110交叉。这是可以实现的，因为量子位q11和q16可以有通往内部部分126的无阻碍路径(例如，未被至少一个连接总线108和/或至少一个量子位间连接器110阻挡的路径)并且可能缺少通往外围部116的无阻碍路径。因此，在各个方面，将第一量子芯片104和/或第二量子芯片106的至少一个读出谐振器114布线和/或路由到内部部分126可有助于实现量子多芯片联结所需的交叉数量的减少。由于交叉可能对量子输入/输出的准确度有害，所以减少交叉数量的芯片设计可以改善量子计算系统的性能，
由此构成相对于现有技术的具体技术改进。
55.在各种实施例中，如图所示，至少两个连接总线108可以将第一量子芯片104耦合到第二量子芯片106。在各个方面，所述至少两个连接总线108可以位于内插件102的内部部分126上。在各种情况下，读出谐振器128和/或读出谐振器132可以位于/定位在/联结到内插件102的内部部分126处，使得读出谐振器128和/或读出谐振器132位于/定位在所述至少两个连接总线108之间。
56.在各种实施例中，读出谐振器128和/或读出谐振器132可以通过电导体(稍后在图4-6中示出)耦合到印刷电路板(例如，耦合到印刷电路板的一个或多个电极)。在各个方面，电导体可以相对于所述至少两个连接总线108偏斜(例如，不平行和不相交)。在各个方面，电导体可以延伸出和/或离开内插件102(例如，可以延伸出图1的页面)，使得电导体基本上正交和/或垂直于内插件102。
57.在各个方面，可以将读出谐振器114路由和/或布线到外围部分116或内部部分126，以便最小化读出线112与连接总线108之间和/或读出线112与量子位间连接器110之间的交叉的数量。例如，可以将这些读出谐振器114中的一些路由和/或布线到外围部分116(例如，具有通往外围部分116的无阻碍路径的位于外围的量子位的读出谐振器114，和/或没有涉及较少交叉的通往内部部分126的路径的量子位的读出谐振器114)。因此，在各种情况下，用于进行量子多芯片联结的混合读出封装可包括将一些读出谐振器114路由到外围部分116，并且可包括将其它读出谐振器114路由到内部部分126，以便减少读出线112与连接总线108之间和/或读出线112与量子位间连接器110之间的交叉的数量。此外，这种设计还可以降低位于外围部分116上的读出谐振器114的密度。相比之下，常规的量子多芯片联结包括将所有读出谐振器114布线到外围部分116，这可能导致读出线112与连接总线108之间和/或读出线112与量子位间连接器110之间不希望的交叉的数量更多，并且可能导致外围部分116上的读出谐振器114的过度拥挤和/或密度增加。在各个方面，所公开的用于进行量子多芯片联结的混合读出封装可促进的益处和/或技术改进可与量子芯片的数量成比例。例如，常规设计中的交叉的数量随着内插件上的量子芯片的数量的增加而迅速增加(例如，更多的量子芯片会被圈围和/或中心地定位在内插件上)，这可意味着通过对具有大量量子芯片的内插件实施混合读出封装件可以消除/避免越来越多的交叉。
58.图2示出了根据本文描述的一个或多个实施例的制造可以促进用于进行量子多芯片联结的混合读出封装的量子多芯片联结设备的示例、非限制性方法200的流程图。在各个方面，方法200可以用于创建设备100。在各种实施例中，操作202可包括将量子芯片(例如，104和/或106)联结到内插件(例如，102)。在各种实施例中，操作204可包括将量子芯片的至少一个读出谐振器(例如，128/130和/或132/134)路由和/或布线到内插件的内部部分(例如，126)(例如，将至少一个输入/输出端口设置在内部部分上)，内部部分位于量子芯片之间。如上所述，以这种方式构造/创建量子多芯片联结模块可减少量子芯片的输入/输出线(例如，读出线)与量子芯片的连接总线(例如，跨芯片谐振器)之间的交叉的数量。减少这种交叉的数量可以提高量子读出的准确度和/或效能，这可以提高量子计算系统的功能。
59.图3示出了根据本文描述的一个或多个实施例的可促进用于进行量子多芯片联结的混合读出封装的示例、非限制性中介片302的框图。如图所示，内插件302可具有联结到其上的量子芯片(例如，量子芯片304和量子芯片306)。在各种实施例中，可将任何合适数量的
量子芯片以任何合适的图案、形状和/或方式布置在内插件302上。在各个方面，量子芯片304和/或量子芯片306可具有任何适当数量和/或任何适当类型的量子位(如图1中所示，为了简要起见未在图3中示出)。在各种实例中，量子芯片304可具有一个或多个对应的量子输入/输出(i/o)端口330。在一些情况下，量子芯片304可具有对应量子芯片304上的每个量子位的量子i/o端口330。在各个方面，量子芯片304可以通过一个或多个对应的量子i/o线耦合到它的一个或多个对应的量子i/o端口330。类似地，在各种情况下，量子芯片306可具有一个或多个对应的量子i/o端口330(例如，对应量子芯片306上的每个量子位有一个量子i/o端口)。在各种实例中，量子芯片306可以通过一个或多个对应的量子i/o线连接到它的一个或多个对应的量子i/o端口330。
60.如图所示，在各种情况下，内插件302可具有外围区域308和内部区域310。在各个方面，外围区域308可以是内插件302的基本上环绕和/或围绕内插件302上的量子芯片的环形和/或外围表面区域(例如，在所示的示例中，外围区域308可以是内插件302的环绕和/或围绕量子芯片304和量子芯片306的边缘/外围)。在各个方面，内部区域310可以是内插件302的物理地位于相邻的量子芯片之间的表面区域(例如，内插件302上的量子芯片304与量子芯片306相邻，可以将内插件302的物理地位于/定位在/坐落在量子芯片304与量子芯片306之间的表面区域视为内部区域310)。
61.如图所示，量子芯片304和量子芯片306可以通过任何适当数量的跨芯片线(例如，312-316)耦合在一起。在各个方面，这些跨芯片线312-316可展现任何适合的形状和/或可包括用于将量子芯片304通信地和/或电气地耦合到量子芯片306的任何适合的材料。
62.如图所示，在各种情况下，可以将量子芯片304和量子芯片306的量子i/o端口330中的一些路由和/或布线到外围区域308。如图所示，在各种情况下，可以将量子芯片304和量子芯片306的量子i/o端口330中的其它量子i/o端口路由和/或布线到内部区域310(例如，使量子芯片304的量子i/o端口318-322位于/定位在/坐落于内部区域310上，使量子芯片306的量子i/o端口324-328位于/定位在/坐落于内部区域310上)。在各个方面，在内部区域310上路由、布线、联结、定位、安置和/或设置量子i/o端口318-328可以减少量子i/o线与跨芯片线312-316之间的交叉的数量。例如，若是反而将量子i/o端口318联结到外围区域308，则将量子芯片304耦合到量子i/o端口318的量子i/o线就不得不或者穿越跨芯片线312、或者穿越跨芯片线314和316、或者穿越量子芯片304自身上的量子位间耦合(inter-qubit couplings)。在各种情况下，若是反而将量子i/o端口320联结到外围区域308，则将量子芯片304耦合到量子i/o端口320的量子i/o线就不得不或者穿越跨芯片线312和314、或者穿越跨芯片线316、或者穿越量子芯片304自身上的量子位间耦合。类似地，若是反而将量子i/o端口326联结到外围区域308，则将量子芯片306耦合到量子i/o端口326的量子i/o线就不得不或者穿越跨芯片线312、或者穿越跨芯片线314和316、或者穿越量子芯片306自身上的量子位间耦合。在各种情况下，若是反而将量子i/o端口328联结到外围区域308，则将量子芯片306耦合到量子i/o端口328的量子i/o线就不得不或者穿越跨芯片线312和314、或者穿越跨芯片线316、或者穿越量子芯片306自身上的量子位间耦合。在各种实施例中，可以通过在内部区域310上设置量子i/o端口318-328来减少此类交叉/穿越(例如，如图所示，将量子i/o端口318-322耦合到量子芯片304的量子i/o线不与跨芯片线312-316交叉和/或相交，将量子i/o端口324-328耦合到量子芯片306的量子i/o线不与跨芯片线312-316交叉和/
或相交)。在各种情况下，如图所示，量子i/o端口322和324可以不受跨芯片线312-316的限制(例如，可以有通往外围区域308的无阻碍路径)。因此，在各种实施例中，可以将量子i/o端口322和324设置在外围区域308上，而不与跨芯片线312-316中的至少一个或者量子芯片304上或量子芯片306上的至少一个量子位间耦合相交。
63.在各种实施例中，印刷电路板的电极可以通过相对于跨芯片线312-316偏斜(例如，不相交和不平行)的引脚耦合到量子i/o端口318-328(例如，导电引脚的一端可以耦合到量子i/o端口318-328中的一个，导电引脚的另一端可以耦合到印刷电路板的电极，并且导电引脚可以以任何合适的非零仰角延伸离开内插件302)。结果可以是与量子i/o端口318-328相关联的导电引脚和量子i/o线不与跨芯片线312-316交叉和/或相交。
64.在各种实施例中，内插件302可具有量子芯片。在各个方面，内插件302可具有位于相邻量子芯片对之间的量子i/o端口。在各种情况下，内插件可包括耦合相邻量子芯片对的跨芯片线，跨芯片线可位于相邻量子芯片对之间。在一些方面，量子i/o端口可以位于跨芯片线之间。在各种实施例中，印刷电路板可以通过相对于跨芯片线偏斜(例如，不平行且不相交)的引脚而耦合到量子i/o端口。
65.在各种实施例中，用于进行量子多芯片联结的混合读出封装可包括电导体，其将内插件的内部部分上的读出谐振器耦合到印刷电路板的电极。在各种情况下，电导体可以相对于内插件上的连接总线偏斜(例如，不平行和不相交)。在各个方面，电导体可包括弹簧针、连接盘栅格阵列、和/或硅通孔。
66.图4示出了根据本文所述的一个或多个实施例的、包括可促进用于进行量子多芯片联结的混合读出封装弹簧针的示例、非限制性量子多芯片联结设备400的框图。在各种情况下，图4可示出用于进行量子多芯片联结的混合读出封装的横截面和/或剖面图。如图所示，内插件402可具有量子芯片404和量子芯片406。在各种实例中，内插件402上可有任何合适数量和/或布置的量子芯片。在各个方面，量子芯片404和量子芯片406可以联结(例如，通过凸点412而凸点联结和/或通过任何其它合适的技术而联结)到内插件402。在各种情况下，内插件402可具有在内插件402的内部部分上设置的位于量子芯片404与量子芯片406之间的一个或多个量子输入/输出端口408(例如，读出谐振器)。在各个方面，内插件402可具有在内插件402的外围部分上设置的一个或多个量子输入/输出端口410(例如，读出谐振器)。在各个方面，内插件402可具有前侧416和后侧414。
67.在各种情况下，量子输入/输出端口408可以耦合到印刷电路板418上的对应电极。在各个方面，可以通过一个或多个弹簧针420来促进这种耦合。例如，在一些情况下，量子输入/输出端口408的每一个都可耦合到对应的弹簧针的一端，对应的弹簧针的另一端则耦合到印刷电路板418上的对应的电极。在各个方面，弹簧针420可以以任何合适的角度延伸出和/或离开内插件402，使得弹簧针不与内插件402共面。这可使弹簧针420不与内插件402上的任何连接总线和/或跨芯片谐振器交叉和/或相交。如图所示，在一些情况下，印刷电路板418可基本上与内插件402平行，并可与内插件402的前侧416相对。
68.在各种情况下，(例如，位于内插件402的外围部分上的)量子输入/输出端口410可以通过任何适合的联结技术(例如，如所示的凸点联结、引线联结(wire bonding)、弹簧针、和/或任何其它适合的技术)联结到印刷电路板418的对应电极。
69.图5示出了根据本文所述的一个或多个实施例的包括可促进用于进行量子多芯片
联结的混合读出封装的连接盘栅格阵列的示例、非限制性量子多芯片联结设备500的框图。在各种情况下，图5可示出用于进行量子多芯片联结的混合读出封装的横截面和/或剖面图。如图所示，内插件402可具有量子芯片404和量子芯片406。在各种情况下，内插件402可具有在内插件402的内部部分上设置的位于量子芯片404与量子芯片406之间的一个或多个量子输入/输出端口408(例如，读出谐振器)。在各个方面，内插件402可具有在内插件402的外围部分上设置的一个或多个量子输入/输出端口410(例如，读出谐振器)。在各个方面，内插件402可具有前侧416和后侧414。
70.在各种情况下，量子输入/输出端口408和410可以耦合到印刷电路板418上的对应的电极。在各个方面，可以通过连接盘栅格阵列502来促进这种耦合。在各种情况下，连接盘栅格阵列502可包括用于量子芯片404的托座(socket)504(例如，断流器(cut-out))和用于量子芯片406的托座506(例如，断流器)。在各个方面，连接盘栅格阵列502可包括与(例如，位于内插件402的内部部分上的)量子输入/输出端口408相对应的引脚508，引脚508将量子输入/输出端口408耦合到印刷电路板418上的对应的电极。在各个方面，连接盘栅格阵列502可包括与(例如，位于内插件402的外围部分上)量子输入/输出端口410相对应的引脚510，引脚510将量子输入/输出端口410耦合到印刷电路板418上的对应的电极。如图所示，在各种情况下，印刷电路板418可基本上平行于内插件402，并可与内插件402的前侧416相对。
71.图6示出了根据本文所述的一个或多个实施例的包括可促进用于进行量子多芯片联结的混合读出封装的硅通孔的示例、非限制性量子多芯片联结设备600的框图。在各种情况下，图6可示出用于进行量子多芯片联结的混合读出封装的横截面和/或剖面图。如图所示，内插件402可具有量子芯片404和量子芯片406。在各种情况下，内插件402可具有在内插件402的内部部分上设置的位于量子芯片404与量子芯片406之间的一个或多个量子输入/输出端口408(例如，读出谐振器)。在各个方面，内插件402可具有在内插件402的外围部分上设置的一个或多个量子输入/输出端口410(例如，读出谐振器)。在各个方面，内插件402可具有前侧416和后侧414。
72.在各种实例中，量子输入/输出端口408和410可以耦合到印刷电路板418上的对应的电极。在各个方面，可以通过硅通孔602和604来促进这种耦合。在各种情况下，一个或多个硅通孔602可对应于(例如，位于内插件402的内部部分上的)一个或多个量子输入/输出端口408。在这样的情况下，硅通孔602可从前侧416穿过内插件402到后侧414。类似地，一个或多个硅通孔604可对应于(例如，位于内插件402的外围部分上的)一个或多个量子输入/输出端口410。在这样的情况下，硅通孔604可从前侧416穿过内插件402到后侧414。在各个方面，这可便于将印刷电路板418耦合到内插件402的后侧414，而不是耦合到内插件402的前侧416。在各个方面，可以将印刷电路板418的对应电极联结(例如，凸点联结和/或通过任何其它合适的技术而联结)到硅通孔602和604，使得印刷电路板418与内插件402基本平行，并使得印刷电路板418与内插件402的后侧414相对。
73.图7示出了根据本文描述的一个或多个实施例的可促进用于进行量子多芯片联结的混合读出封装的示例、非限制性量子多芯片联结装置700的框图。如图所示，衬底702可具有与其联结的一个或多个量子位芯片704-718。在各个方面，量子位芯片704-718中的每一个都可有与其联结的一个或多个量子位。如图所示，量子位芯片704-718可以在衬底702上
排列为2x4阵列。在各种实施例中，可以在衬底702上以任何适当的形状、图案、和/或方式设置任何适当数量的量子位芯片。
74.在各个方面，衬底702可具有外围区域740和一个或多个内部区域720-738。在各种情况下，外围区域740可以是衬底702的基本上环绕一个或多个量子位芯片704-718的表面区域。在各种情况下，一个或多个内部区域720-738可以是衬底702的物理上位于量子位芯片704-718中的相邻量子位芯片对之间的一个或多个表面区域。例如，量子位芯片704与量子位芯片706相邻。因此，量子位芯片704和量子位芯片706可以限定物理上位于量子位芯片704和量子位芯片706之间的内部区域720。此外，如图所示，量子位芯片704也与量子位芯片712相邻。因此，量子位芯片704和量子位芯片712可以限定物理上位于量子位芯片704和量子位芯片712之间的内部区域732。作为另一示例，考察量子位芯片716。量子位芯片716与量子位芯片714相邻，与量子位芯片708相邻，与量子位芯片718相邻。因此，量子位芯片716和量子位芯片714可以限定内部区域728，量子位芯片716和量子位芯片708可以限定内部区域736，量子位芯片716和量子位芯片718可以限定内部区域730。以此方式，衬底702上的量子位芯片704-718中的相邻量子位芯片对可以限定一个或多个内部区域720-738。
75.如图所示，一个或多个量子位芯片704-718的相邻量子位芯片对可以通过位于一个或多个内部区域720-738上的总线742耦合在一起。例如，量子位芯片714与量子位芯片712、量子位芯片706和量子位芯片716相邻。因此，可以通过一个或多个总线742将量子位芯片714耦合到量子位芯片712(例如，在所示的实例中，三个总线742将量子位芯片714耦合到量子位芯片712)，可以通过一个或多个总线742将量子位芯片714耦合到量子位芯片706(例如，在所示的实例中，两个总线742将量子位芯片714耦合到量子位芯片706)，并且可以通过一个或多个总线742将量子位芯片714耦合到量子位芯片716(例如，在所示的实例中，三个总线742将量子位芯片714耦合到量子位芯片716)。在一些情况下，可以将非相邻的量子位芯片耦合在一起。
76.在各个方面，一个或多个量子位芯片704-718中的每一个都可具有一个或多个谐振器744(例如，输入/输出端口)，用于向一个或多个量子位芯片704-718上的量子位提供输入和/或从其接收输出。在各种实施例中，可以将谐振器744中的一些路由/布线到外围区域740(例如，具有通往外围区域740的无阻碍路径的和/或没有带较少交叉的替代路径的量子位的输入/输出端口)。在各种实施例中，可以将谐振器744中的一些路由/布线到一个或多个内部区域720-738(例如，没有通往外围区域740的无阻碍路径的量子位的输入/输出端口)。如上文详细解释的那样，这可减少衬底702上的输入/输出线与总线742之间的交叉的数量，因此可提高量子多芯片联结装置700的量子计算性能。
77.在各种情况下，如图所示，可以将一个或多个谐振器744路由/布线到内部区域720-738，使得它们位于总线742之间。这可能会是有益的，因为在各种情况下，可以有从量子位芯片的不同量子位到一个或多个内部区域720-738中的至少一个的无阻碍路径。例如，考察量子位芯片704。如图所示，量子位芯片704通过两个总线742耦合到量子位芯片712。如图所示，在内部区域732中可以有量子位芯片704的谐振器744，使得谐振器744位于这两个总线742之间。若是反而将该谐振器744路由/布线到外围区域740，则将该谐振器744耦合到量子位芯片704上的读出线就或者不得不跨越/横穿这两个总线742的其中之一和/或不得不跨越/横穿位于量子位芯片704自身上的量子位间耦合。在各种情况下，可通过将谐振器
744路由/布线到两个总线742之间的内部区域732来避免此类交叉。
78.在各种实施例中，一个或多个谐振器744可通过相对于总线742偏斜(例如，与总线742不相交且不平行)的(例如，如图4-6中所示的)一个或多个导体耦合到印刷电路板(例如，耦合到印刷电路板的电极)。在各种情况下，一个或多个导体可以是弹簧针、连接盘栅格阵列、硅通孔、任何其它合适的电耦合、和/或其任何合适的组合中的任一个。
79.在各种实施例中，可以增大内插件/衬底的尺寸以便容纳更多的量子/量子位芯片。在各种实例中，量子/量子位芯片的大小可以适应在步进曝光场(stepper field of exposure)内(例如，每个量子/量子位芯片可具有小于大约50个和/或60个量子位)。在各种情况下，可以实现任何适当数量的量子位和任何适当数量的量子/量子位芯片。
80.图8-10示出了根据本文所述的一个或多个实施例的制造可促进用于进行量子多芯片联结的混合读出封装的量子多芯片联结设备的示例、非限制性方法800、900和1000的流程图。
81.在各种实施例中，操作802可包括将第一量子芯片(例如，104和/或304)和第二量子芯片(例如，106和/或306)联结到内插件(例如，102和/或302)。
82.在各个方面，操作804可包括将第一量子芯片的读出谐振器(例如，128和/或318)路由和/或布线到内插件的内部部分(例如，126和/或310)。在各种实例中，内部部分可位于第一量子芯片与第二量子芯片之间。
83.在各个方面，操作806可包括通过至少两个连接总线(例如，108和/或312-316)耦合第一量子芯片和第二量子芯片，所述至少两个连接总线位于内部部分上。在各个方面，读出谐振器可以位于所述至少两个连接总线之间。
84.在各种实施例中，操作902可包括通过相对于所述至少两个连接总线偏斜的电导体(例如，420、508和/或602)将读出谐振器耦合到印刷电路板(例如，418)。
85.在各种实施例中，操作1002可包括将第一量子芯片的第二读出谐振器路由和/或布线到内插件的外围部分(例如，116和/或308)，该外围部分环绕第一量子芯片和第二量子芯片。
86.图11-12示出了根据本文描述的一个或多个实施例的制造促进用于进行量子多芯片联结的混合读出封装的量子多芯片联结装置的实例、非限制性方法1100和1200的流程图。
87.在各种实施例中，操作1102可包括将一个或多个量子位芯片(例如，704-718)联结到衬底(例如，702)。
88.在各个方面，操作1104可包括将一个或多个量子位芯片的一个或多个谐振器(例如，744)路由和/或布线到衬底的一个或多个内部区域(例如，720-738)，该一个或多个内部区域位于该一个或多个量子位芯片中的一对或多对相邻芯片之间。
89.在各种情况下，操作1106可包括通过位于该一个或多个内部区域上的总线(例如，742)将该一个或多个量子位芯片中的一对或多对相邻芯片耦合在一起，其中，该一个或多个谐振器位于总线之间。
90.在各种实例中，操作1202可包括通过相对于总线偏斜的一个或多个导体(例如，420、508和/或602)将一个或多个谐振器耦合到印刷电路板(例如，418)。
91.为了提供本文所述各种实施例的附加背景，图13和以下讨论旨在提供对其中可实
施本文所述实施例的各种实施例的合适计算环境1300的一般描述。虽然上文已经在可在一个或多个计算机上运行的计算机可执行指令的一般背景中描述了实施例，但是本领域技术人员将认识到，实施例也可以结合其它程序模块和/或作为硬件和软件的组合来实现。
92.一般而言，程序模块包括执行特定任务或实现特定抽象数据类型的例程、程序、组件、数据结构等。此外，本领域的技术人员将认识到，本发明的方法可以用其它计算机系统配置来实践，包括用单处理器或多处理器计算机系统、小型计算机、大型计算机、物联网(iot)设备、分布式计算系统、以及个人计算机、手持式计算设备、基于微处理器或可编程消费电子产品等，它们各自都可操作地耦合到一个或多个相关联的设备。
93.本文实施例中的所示实施例也可在分布式计算环境中实现，其中某些任务由通过通信网络链接的远程处理设备执行。在分布式计算环境中，程序模块可以位于本地和远程存储器存储设备两者中。
94.计算设备通常包括各种介质，其可包括计算机可读存储介质、机器可读存储介质和/或通信介质，这两个术语在本文中如下彼此不同地使用。计算机可读存储介质或机器可读存储介质可以是可由计算机访问的任何可用存储介质，包括易失性和非易失性介质、可移动和不可移动介质。作为示例而非限制，可以结合用于存储诸如计算机可读或机器可读指令、程序模块、结构化数据或非结构化数据之类的信息的任何方法或技术来实现计算机可读存储介质或机器可读存储介质。
95.计算机可读存储介质可包括但不限于：随机存取存储器(ram)、只读存储器(rom)、电可擦除可编程只读存储器(eeprom)、闪存或其它存储器技术、致密盘只读存储器(cdrom)、数字通用盘(dvd)、蓝光盘(bd)或其它光盘存储、磁带盒、磁带、磁盘存储或其它磁存储设备、固态驱动器或其它固态存储设备、或可以用于存储所需信息的其它有形的和/或非瞬态介质。就这一点而言，在此应用于存储、存储器或计算机可读介质的术语“有形的”或“非瞬态的”作为修饰语应理解为排除仅传播瞬态信号本身，而不放弃对不仅仅是传播瞬态信号本身的所有标准存储、存储器或计算机可读介质的权利。
96.计算机可读存储介质可由一个或多个本地或远程计算设备访问，例如经由访问请求、查询或其它数据检索协议，用于相对于介质所存储的信息的各种操作。
97.通信介质通常将计算机可读指令、数据结构、程序模块或其它结构化或非结构化数据具体化为诸如经调制数据信号(例如，载波或其它传输机制)之类的数据信号，并且包括任何信息递送或传输介质。术语“调制数据信号”是指以对一个或多个信号中的信息进行编码的方式设定或改变其一个或多个特征的信号。作为示例而非限制，通信介质包括有线介质，诸如有线网络或直接线连接，以及无线介质，诸如声学、rf、红外和其它无线介质。
98.再次参考图13，用于实施本文所描述的方面的各种实施例的示例性环境1300包括计算机1302，计算机1302包括处理单元1304、系统存储器1306以及系统总线1308。系统总线1308将包括但不限于系统存储器1306的系统组件耦合到处理单元1304。处理单元1304可以是各种可商购的处理器中的任何处理器。双微处理器和其它多处理器架构也可以被用作处理单元1304。
99.系统总线1308可以是能够使用各种可商购的总线架构中的任一种进一步互连到(具有或不具有存储器控制器的)存储器总线、外围总线、和局部总线的若干类型的总线结构中的任一种。系统存储器1306包括rom 1310和ram 1312。基本输入/输出系统(bios)可以
存储在诸如rom、可擦可编程只读存储器(eprom)、eeprom的非易失性存储器中，bios包含诸如在启动期间帮助在计算机1302内的元件之间传输信息的基本例程。ram 1312还可包括高速ram(诸如用于高速缓存数据的静态ram)。
100.计算机1302进一步包括内部硬盘驱动器(hdd)1314(例如，eide、sata)、一个或多个外部存储设备1316(例如，磁软盘驱动器(fdd)1316、记忆棒或闪存驱动器读取器、存储卡读取器等)以及驱动器1320(例如，诸如固态驱动器、光盘驱动器，其可从诸如cd-rom盘、dvd、bd等的盘1322读取或写入)。备选地，在涉及固态驱动器的情况下，除非是单独的，否则将不会包括磁盘1322。虽然内部hdd 1314被图示为位于计算机1302内，但是内部hdd 1314也可以配置为在合适的机箱(未示出)中外部使用。另外，尽管未在环境1300中示出，但固态驱动器(ssd)可被用作hdd 1314的补充或替代。hdd 1314、外部存储设备1316和驱动器1320可以分别通过hdd接口1324、外部存储接口1326和驱动器接口1328连接到系统总线1308。用于外部驱动器实现的接口1324可包括通用串行总线(usb)和电气与电子工程师协会(ieee)1394接口技术中的至少一个或两者。其它外部驱动器连接技术在本文所述实施例的预期内。
101.驱动器及其相关联的计算机可读存储介质提供数据、数据结构、计算机可执行指令等的非易失性存储。对于计算机1302，驱动器和存储介质容纳任何合适的数字格式的数据的存储。尽管以上对计算机可读存储介质的描述涉及相应类型的存储设备，但本领域技术人员应当理解，可由计算机读取的其它类型的存储介质(不管是当前存在的还是将来开发的)也可用于示例操作环境中，并且进一步地，任何这样的存储介质可包含用于执行本文所描述的方法的计算机可执行指令。
102.多个程序模块可存储在驱动器和ram 1312中，包括操作系统1330、一个或多个应用程序1332、其它程序模块1334和程序数据1336。所有或部分操作系统、应用程序、模块和/或数据也可缓存在ram 1312中。本文所述的系统和方法可利用各种可商购的操作系统或操作系统的组合来实现。
103.计算机1302可以可选地包括仿真技术。例如，管理程序(未示出)或其它中介可以模拟用于操作系统1330的硬件环境，并且所模拟的硬件可以可选地与图13中示出的硬件不同。在这种实施例中，操作系统1330可包括在计算机1302处托管的多个虚拟机(vm)中的一个vm。此外，操作系统1330可以为应用1332提供运行时环境，如java运行时环境或.net框架。运行时环境是允许应用1332在包括运行时环境的任何操作系统上运行的一致执行环境。类似地，操作系统1330可以支持容器，并且应用1332可以呈容器的形式，这些容器是轻量的、独立的、可执行的软件包，这些软件包包括例如代码、运行时(runtime)、系统工具、系统库和应用设置。
104.进一步，计算机1302可以启用安全模块，例如可信处理模块(tpm)。例如，对于tpm，在加载下引导组件之前，引导组件散列(hash)下一个时间引导组件，并等待结果与安全值的匹配。此过程可在计算机1302的代码执行栈中的任何层进行，例如应用于应用执行级或在操作系统(os)内核级，由此实现在任何代码执行级的安全性。
105.用户可通过一个或多个有线/无线输入设备(例如，键盘1338、触摸屏1340、以及诸如鼠标1342之类的定点设备)将命令和信息输入到计算机1302中。其它输入设备(未示出)可包括话筒、红外(ir)遥控器、射频(rf)遥控器、或其它遥控器、操纵杆、虚拟现实控制器
和/或虚拟现实耳机、游戏手柄、手写笔、图像输入设备(例如，相机)、姿势传感器输入设备、视觉移动传感器输入设备、情绪或面部检测设备、生物计量输入设备(例如，指纹或虹膜扫描仪)、或诸如此类。这些和其它输入设备常常通过可耦合到系统总线1308的输入设备接口1344连接到处理单元1304，但也可通过其它接口连接，诸如通过并行端口、ieee1394串行端口、游戏端口、usb端口、ir接口、接口等连接。
106.监视器1346或其它类型的显示设备也可以通过诸如视频适配器1348之类的接口连接到系统总线1308。除了监视器1346之外，计算机通常包括其它外围输出设备(未示出)，诸如扬声器、打印机等。
107.计算机1302可以使用经由到一个或多个远程计算机(如一个或多个远程计算机1350)的有线和/或无线通信的逻辑连接在联网环境中操作。远程计算机1350可以是工作站、服务器计算机、路由器、个人计算机、便携式计算机、基于微处理器的娱乐设备、对等设备或其它公共网络节点，并且通常包括相对于计算机1302描述的许多或所有元件，但是为了简洁起见，仅示出了存储器/存储设备1352。所示的逻辑连接包括到局域网(lan)1354和/或更大的网络(例如，广域网(wan)1356)的有线/无线连接。这样的lan和wan联网环境在办公室和公司中是常见的，并且促进企业范围的计算机网络，诸如内联网，所有这些均可以连接到全球通信网络，例如互联网。
108.当在lan联网环境中使用时，计算机1302可以通过有线和/或无线通信网络接口或适配器1358连接到本地网络1354。适配器1358可促进到lan 1354的有线或无线通信，lan 1354还可包括部署在其上用于以无线模式与适配器1358通信的无线接入点(ap)。
109.当在wan联网环境中使用时，计算机1302可包括调制解调器1360或可经由用于在wan 1356上建立通信的其它手段(诸如通过互联网)连接到wan 1356上的通信服务器。调制解调器1360(可以是内部或外部的有线或无线设备)可以经由输入设备接口1344连接至系统总线1308。在联网环境中，相对于计算机1302或其部分所描绘的程序模块可以存储在远程存储器/存储设备1352中。应当理解，所示的网络连接是示例，并且可以使用在计算机之间建立通信链路的其它装置。
110.当在lan或wan联网环境中使用时，计算机1302可访问云存储系统或其它基于网络的存储系统，作为如上所述的外部存储设备1316的补充或替代，诸如但不限于提供信息的存储或处理的一个或多个方面的网络虚拟机。一般而言，计算机1302与云存储系统之间的连接可以例如通过适配器1358或调制解调器1360分别通过lan 1354或wan 1356来建立。在将计算机1302连接到相关联的云存储系统时，外部存储接口1326可借助于适配器1358和/或调制解调器1360来管理由云存储系统提供的存储，如同其它类型的外部存储一样。例如，外部存储接口1326可以被配置为提供对云存储源的访问，如同这些源在物理上连接到计算机1302一样。
111.计算机1302可以可操作用于与操作地布置在无线通信中的任何无线设备或实体通信，例如打印机、扫描仪、台式和/或便携式计算机、便携式数据助理、通信卫星、与无线可检测标签相关联的任何一件设备或位置(例如，自助服务终端、新闻台、商店货架等)和电话。这可包括无线保真(wi-fi)和无线技术。因此，通信可以是如传统网络的预定义结构，或者仅仅是至少两个设备之间的自组织通信。
112.本发明可以是任何可能的技术细节集成水平的系统、方法、装置和/或计算机程序
产品。计算机程序产品可包括其上具有用于使处理器执行本发明的各方面的计算机可读程序指令的计算机可读存储介质。计算机可读存储介质可以是可保留和存储供指令执行设备使用的指令的有形设备。计算机可读存储介质可以是，例如但不限于，电子存储设备、磁存储设备、光存储设备、电磁存储设备、半导体存储设备、或者上述的任意合适的组合。计算机可读存储介质的更具体示例的非穷尽列表包括以下各项：便携式计算机盘、硬盘、随机存取存储器(ram)、只读存储器(rom)、可擦式可编程只读存储器(eprom或闪存)、静态随机存取存储器(sram)、便携式紧凑盘只读存储器(cd-rom)、数字通用盘(dvd)、记忆棒、软盘、诸如穿孔卡或具有记录在其上的指令的槽中的凸出结构之类的机械编码设备、以及上述各项的任何合适的组合。如本文所使用的计算机可读存储介质不应被解释为暂时性信号本身，例如无线电波或其他自由传播的电磁波、通过波导或其他传输介质传播的电磁波(例如，穿过光纤电缆的光脉冲)或通过电线发射的电信号。
113.本文所述的计算机可读程序指令，可以从计算机可读存储介质下载到相应的计算/处理设备，或者通过网络(例如，互联网、局域网、广域网和/或无线网络)下载到外部计算机或外部存储设备。网络可以包括铜传输电缆、光传输纤维、无线传输、路由器、防火墙、交换机、网关计算机和/或边缘服务器。每个计算/处理设备中的网络适配器卡或网络接口接收来自网络的计算机可读程序指令，并转发计算机可读程序指令以存储在相应计算/处理设备内的计算机可读存储介质中。用于执行本发明的操作的计算机可读程序指令可以是汇编指令、指令集架构(isa)指令、机器指令、机器相关指令、微代码、固件指令、状态设置数据、或以一种或多种编程语言的任何组合编写的源代码或目标代码，这些编程语言包括面向对象的编程语言(如java、smalltalk、c++等)和常规的过程编程语言(如“c”编程语言或类似的编程语言)。计算机可读程序指令可以完全地在用户计算机上执行、部分在用户计算机上执行、作为独立软件包执行、部分在用户计算机上部分在远程计算机上执行或者完全在远程计算机或服务器上执行。在后一种情况下，远程计算机可通过任何类型的网络(包括局域网(lan)或广域网(wan))连接至用户计算机，或者可连接至外部计算机(例如，使用互联网服务提供商通过互联网)。在一些实施例中，包括例如可编程逻辑电路、现场可编程门阵列(fpga)或可编程逻辑阵列(pla)的电子电路可以通过利用计算机可读程序指令的状态信息来使电子电路个性化来执行计算机可读程序指令，以便执行本发明的各方面
114.参照根据本发明实施例的方法、装置(系统)和计算机程序产品的流程图和/或框图描述了本发明。应当理解，流程图和/或框图的每个方框以及流程图和/或框图中各方框的组合，都可以由计算机可读程序指令实现。这些计算机可读程序指令可被提供给通用计算机、专用计算机或其他可编程数据处理装置的处理器以产生机器，使得经由计算机或其他可编程数据处理装置的处理器执行的指令创建用于实现在流程图和/或框图的或多个框中指定的功能/动作的装置。也可以把这些计算机可读程序指令存储在计算机可读存储介质中，这些指令使得计算机、可编程数据处理装置、和/或其他设备以特定方式工作，从而，其中存储有指令的计算机可读存储介质包括包含实现流程图和/或框图的框中规定的功能/动作的方面的指令的制造品。也可将计算机可读程序指令加载到计算机、其他可编程数据处理装置、或其他设备上，使得在计算机、其他可编程装置或其他设备上执行一系列操作步骤，以产生计算机实现的处理，使得在计算机、其他可编程装置或其他设备上执行的指令实现流程图和/或框图中的或多个方框中规定的功能/动作。
115.附图中的流程图和框图示出了根据本发明的各种实施例的系统、方法和计算机程序产品的可能实现方式的架构、功能和操作。对此，流程图或框图中的每个框可表示指令的模块、段或部分，其包括用于实现指定的逻辑功能的一个或多个可执行指令。在一些备选实现中，框中标注的功能可以不按照图中标注的顺序发生。例如，取决于所涉及的功能，连续示出的两个框实际上可以基本上同时执行，或者这些框有时可以以相反的顺序执行。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作或执行专用硬件与计算机指令的组合的专用的基于硬件的系统来实现。
116.虽然上文已经在运行在计算机和/或计算机上的计算机程序产品的计算机可执行指令的一般上下文中描述了主题，但本领域技术人员将认识到，本公开还可或与其它程序模块组合实现。一般而言，程序模块包括执行特定任务和/或实现特定抽象数据类型的例程、程序、组件、数据结构等。此外，本领域的技术人员将认识到，本发明的计算机实现的方法可以用其它计算机系统配置来实践，包括单处理器或多处理器计算机系统、小型计算设备、大型计算机、以及计算机、手持式计算设备(例如，pda、电话)、基于微处理器或可编程的消费者或工业电子产品等。所示出的各方面还可以在分布式计算环境中实现，在分布式计算环境中，任务由通过通信网络链接的远程处理设备来执行。然而，本发明的一些(如果不是全部的话)方面可在独立计算机上实践。在分布式计算环境中，程序模块可以位于本地和远程存储器存储设备两者中。
117.如在本技术中所使用的，术语“组件”、“系统”、“平台”、“接口”等可以指和/或可包括计算机相关实体或与具有一个或多个特定功能的操作机器相关的实体。本文公开的实体可以是硬件、硬件和软件的组合、软件或执行中的软件。例如，组件可以是但不限于在处理器上运行的进程、处理器、对象、可执行文件、执行线程、程序和/或计算机。作为说明，在服务器上运行的应用和服务器两者都可以是组件。一个或多个组件可以驻留在进程和/或执行的线程内，并且组件可以位于一个计算机上和/或分布在两个或更多个计算机之间。在另一实例中，相应组件可从具有存储于其上的不同数据结构的不同计算机可读介质执行。组件可以经由本地和/或远程进程通信，诸如根据具有一个或多个数据分组的信号(例如，来自与本地系统、分布式系统中的另一组件进行交互的一个组件的数据，和/或经由该信号跨诸如互联网之类的网络与其它系统进行交互的一个组件的数据)。作为另一示例，组件可以是具有由电气或电子电路操作的机械部件提供的特定功能的装置，该电气或电子电路由处理器执行的软件或固件应用操作。在这样的情况下，处理器可以在装置的内部或外部，并且可以执行软件或固件应用的至少一部分。作为又一示例，组件可以是通过没有机械部件的电子组件来提供特定功能的装置，其中电子组件可包括处理器或用于执行至少部分地赋予电子组件的功能的软件或固件的其它装置。在一方面中，组件可经由例如云计算系统内的虚拟机来仿真电子组件。
118.此外，术语“或”旨在意指包括性的“或”而不是排他性的“或”。也就是说，除非另外指明，或从上下文清楚，“x采用a或b”旨在意指任何自然的包含性排列。即，如果x采用a；x采用b；或x采用a和b两者，则在任何前述情况下均满足“x采用a或b”。此外，如主题说明书和附图中所使用的冠词“一个”和“一种”通常应被解释为意指“一个或多个”，除非另外说明或从上下文清楚指向单数形式。如本文所使用的，术语“实例”和/或“示例性”用于表示用作实
例、例子或例证。为了避免疑问，在此披露的主题不受此类实例的限制。此外，本文中描述为“实例”和/或“示例性”的任何方面或设计不一定被解释为优于或优于其它方面或设计，也不意味着排除本领域普通技术人员已知的等效的示例性结构和技术。
119.如在本说明书中所采用的，术语“处理器”可以指基本上任何计算处理单元或装置，包括但不限于单核处理器；具有软件多线程执行能力的单处理器；多核处理器；具有软件多线程执行能力的多核处理器；具有硬件多线程技术的多核处理器；并行平台；以及具有分布式共享存储器的并行平台。另外，处理器可指代经设计以执行本文中所描述的功能的集成电路、专用集成电路(asic)、数字信号处理器(dsp)、现场可编程门阵列(fpga)、可编程逻辑控制器(plc)、复杂可编程逻辑装置(cpld)、离散门或晶体管逻辑、离散硬件组件或其任何组合。进一步，处理器可以利用纳米级架构，诸如但不限于基于分子和量子点的晶体管、开关和门，以便优化空间使用或增强用户设备的性能。处理器还可以被实现为计算处理单元的组合。在本公开中，诸如与组件的操作和功能相关的“储存”、“存储”、“数据储存”、“数据存储”、“数据库”和基本上任何其它信息存储组件的术语用于指“存储器组件”、“体现在“存储器”中的实体、或包括存储器的组件。应当理解，本文所描述的存储器和/或存储器部件可以是易失性存储器或非易失性存储器，或者可包括易失性存储器和非易失性存储器两者。作为示例而非限制，非易失性存储器可包括只读存储器(rom)、可编程rom(prom)、电可编程rom(eprom)、电可擦除rom(eeprom)、闪存、或非易失性随机存取存储器(ram)(例如，铁电ram(feram))。易失性存储器可包括例如可充当外部高速缓冲存储器的ram。作为说明而非限制，ram可以以许多形式获得，诸如同步ram(sram)、动态ram(dram)、同步dram(sdram)、双数据速率sdram(ddrsdram)、增强sdram(esdram)、synchlinkdram(sldram)、直接rambusram(drram)、直接rambus动态ram(drdram)和rambus动态ram(rdram)。另外，本文所揭示的系统或计算机实施的方法的存储器组件既定包含(但不限于)这些和任何其它合适类型的存储器。
120.以上已经描述的内容仅包括系统和计算机实施的方法的示例。当然，为了描述本公开的目的，不可能描述组件的每个可想象的组合或计算机实现的方法，但是本领域普通技术人员可以认识到，本公开的许多进一步的组合和置换是可能的。此外，在详细说明、权利要求、附件以及附图中使用术语“包括”、“具有”、“拥有”等的程度上，这些术语旨在以类似于术语“包含”的方式是包括性的，如同在权利要求中采用“包含”作为过渡词时所解释的那样。
121.已经出于说明的目的呈现了各种实施例的描述，但并不旨在是详尽的或限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对本领域普通技术人员将是显而易见的。这里使用的术语被选择来最好地解释实施例的原理、实际应用或对在市场中找到的技术的技术改进，或者使得本领域普通技术人员能够理解这里公开的实施例。

技术特征：
1.一种设备，包括：内插件，具有第一量子芯片和第二量子芯片；第一量子芯片的被路由到内插件的内部部分的读出谐振器，内部部分位于第一量子芯片与第二量子芯片之间。2.根据前述权利要求所述的设备，进一步包括：耦合第一量子芯片和第二量子芯片的至少两个连接总线，所述至少两个连接总线位于内部部分上，其中，读出谐振器位于所述至少两个连接总线之间。3.根据前述权利要求所述的设备，其中，读出谐振器通过相对于所述至少两个连接总线偏斜的电导体耦合到印刷电路板。4.根据前述权利要求所述的设备，其中，电导体是弹簧针，并且其中，印刷电路板基本上平行于内插件并且与内插件的前侧相对。5.根据权利要求3所述的设备，其中，电导体是焊盘栅格阵列，并且其中，印刷电路板基本上平行于内插件并且与内插件的前侧相对。6.根据权利要求3所述的设备，其中，电导体是硅通孔，并且其中，印刷电路板基本上平行于内插件并且与内插件的后侧相对。7.根据前述权利要求中任一项所述且具有权利要求2的特征的设备，进一步包括：第一量子芯片的被路由到内插件的外围部分的第二读出谐振器，外围部分环绕第一量子芯片和第二量子芯片。8.一种方法，包括：将第一量子芯片和第二量子芯片联结到内插件；以及将第一量子芯片的读出谐振器路由到内插件的内部部分，内部部分位于第一量子芯片与第二量子芯片之间。9.根据前述权利要求所述的方法，进一步包括：通过至少两个连接总线耦合第一量子芯片和第二量子芯片，所述至少两个连接总线位于内部部分上，其中，读出谐振器位于所述至少两个连接总线之间。10.根据前述权利要求所述的方法，进一步包括：通过相对于所述至少两个连接总线偏斜的电导体将读出谐振器耦合到印刷电路板。11.根据前述权利要求所述的方法，其中，电导体是弹簧针，并且其中，印刷电路板基本上平行于内插件并且与内插件的前侧相对。12.根据权利要求10所述的方法，其中，电导体是焊盘栅格阵列，并且其中，印刷电路板基本上平行于内插件并且与内插件的前侧相对。13.根据权利要求10所述的方法，其中，电导体是硅通孔，并且其中，印刷电路板基本上平行于内插件并且与内插件的后侧相对。14.根据前述权利要求9至13中任一项所述的方法，进一步包括：将第一量子芯片的第二读出谐振器路由到内插件的外围部分，外围部分环绕第一量子芯片和第二量子芯片。15.一种设备，包括：衬底，具有一个或多个量子位芯片；以及耦合到所述一个或多个量子位芯片上的量子位的一个或多个谐振器，所述一个或多个
谐振器被路由到衬底的一个或多个内部区域，所述一个或多个内部区域位于所述一个或多个量子位芯片的一对或多对相邻芯片之间。16.根据前述权利要求所述的装置，其中，所述一个或多个量子位芯片的所述一对或多对相邻芯片通过位于所述一个或多个内部区域上的总线耦合在一起，其中，所述一个或多个谐振器位于所述总线之间。17.根据前一权利要求所述的设备，其中，所述一个或多个谐振器通过相对于所述总线偏斜的一个或多个导体耦合到印刷电路板。18.根据前述权利要求所述的设备，其中，所述一个或多个导体包括弹簧针、连接盘栅格阵列或硅通孔中的至少一个。19.一种方法，包括：将一个或多个量子位芯片联结到衬底；将所述一个或多个量子位芯片的一个或多个谐振器路由到衬底的一个或多个内部区域，所述一个或多个内部区域位于所述一个或多个量子位芯片的一对或多对相邻芯片之间。20.根据前述权利要求所述的方法，进一步包括：通过位于所述一个或多个内部区域上的总线将所述一个或多个量子位芯片的所述一对或多对相邻芯片耦合在一起，其中，所述一个或多个谐振器位于所述总线之间。21.根据前述权利要求所述的方法，进一步包括：通过相对于所述总线偏斜的一个或多个导体将所述一个或多个谐振器耦合到印刷电路板。22.根据前述权利要求所述的方法，其中，所述一个或多个导体包括弹簧针、连接盘栅格阵列或硅通孔中的至少一个。23.一种内插件，包括：量子芯片；在相邻量子芯片对之间路由的量子输入/输出端口。24.根据前述权利要求所述的内插件，进一步包括：耦合相邻量子芯片对的跨芯片线，跨芯片线位于相邻量子芯片对之间，其中，量子输入/输出端口位于跨芯片线之间。25.根据前述权利要求所述的内插件，其中，印刷电路板通过相对于跨芯片线偏斜的引脚耦合到量子输入/输出端口。

技术总结
提供了促进用于进行量子多芯片联结的混合读出封装的系统和技术。在各种实施例中，内插件可具有第一量子芯片和第二量子芯片。在各个方面，可以将第一量子芯片上的一个或多个量子位的读出谐振器(例如，输入/输出端口)路由到内插件的内部部分。在各种实例中，内部部分可位于第一量子芯片与第二量子芯片之间。在各个方面，将读出谐振器路由到内部部分可以减少内插件上的输入/输出线与内插件上量子位之间的连接总线之间的交叉和/或相交的数量。的连接总线之间的交叉和/或相交的数量。的连接总线之间的交叉和/或相交的数量。


技术研发人员：邵东兵 E.莱万多夫斯基 N.布隆 M.布林克
受保护的技术使用者：国际商业机器公司
技术研发日：2021.03.10
技术公布日：2022/11/1