1.本发明涉及通信技术领域，尤其涉及一种单线通信装置以及单线通信方法。
背景技术：2.目前最为常用的单线通信方法是达拉斯公司在ds18b20温度传感器中定义的1-wire协议，其较传统的两线制(i2c)、三线制(spi)等通信方法相比，最大的优点在于节省了管脚和布线资源。
3.一般的模拟芯片需要进行标定，并确定最终修调控制字写入到芯片。由于封装对芯片的影响很大，所以一般都是封装后再对芯片进行标定。在对模拟芯片进行标定时需要额外的引脚来进行通信，为了减少引脚资源的占用，单线通信成为最佳的选择。
4.现有的单线通信方法，芯片必须有时钟才能进行通信，且需要额外的引脚来进行单线通信。然而时钟会引入额外的功耗，并对其它模拟电路产生干扰；而且对于模拟芯片来说，尺寸一般都较小，引脚资源会比较紧张，所以现有单线通信方法很难应用于模拟芯片中。
技术实现要素：5.本发明的目的在于提供一种单线通信装置以及单线通信方法，用于解决现有的芯片需要时钟才能进行通信且单线通信需要额外占用引脚的问题。
6.为了实现上述目的，本发明提供如下技术方案：
7.一方面，本发明提供一种单线通信装置，至少包括：上位机，信号产生模块，数据处理电路以及开漏管；
8.所述上位机与所述信号产生模块通信连接，所述信号产生模块通过芯片的端口与所述数据处理电路通信连接，所述数据处理电路与所述开漏管通信连接；
9.所述上位机用于控制所述信号产生模块产生数据脉冲信号，所述数据处理电路包括译码电路和时钟产生电路，所述译码电路用于将所述数据脉冲信号译码成高电平或低电平，所述时钟产生电路用于将所述数据脉冲信号转换成时钟信号，并将所述时钟信号发送给移位寄存器模块，所述移位寄存器模块基于所述时钟信号对所述高电平或低电平进行采样或保持，完成数据写入；
10.所述开漏管的漏极连接所述芯片的端口，所述开漏管用于将芯片数据通过所述芯片的端口返回。
11.另一方面，本发明提供一种单线通信方法，所述方法应用于上述单线通信装置，所述方法包括：
12.获取操作指令，所述操作指令为写入数据指令或读取数据指令；
13.当所述操作指令为写入数据指令时，控制所述信号产生模块生成待写入数据的数据脉冲信号，所述待写入数据的第一位与最后一位均为1；
14.所述数据处理电路中的译码电路将所述待写入数据的数据脉冲信号译码成高电
平或低电平；
15.所述数据处理电路中的时钟产生电路基于所述数据脉冲信号生成时钟信号，并将所述时钟信号发送给所述数据处理电路中的移位寄存器模块；
16.所述移位寄存器模块基于所述时钟信号对所述高电平或低电平进行采样或保持，完成数据写入；
17.当所述操作指令为读取数据指令时，控制所述开漏管将芯片数据进行返回。
18.与现有技术相比，本发明提供的一种单线通信装置中，包括：上位机，信号产生模块，数据处理电路以及开漏管；所述上位机与所述信号产生模块通信连接，所述信号产生模块通过芯片的端口与所述数据处理电路通信连接，所述数据处理电路与所述开漏管通信连接；所述上位机用于控制所述信号产生模块产生数据脉冲信号，所述数据处理电路包括译码电路和时钟产生电路，所述译码电路用于将所述数据脉冲信号译码成高电平或低电平，所述时钟产生电路用于将所述数据脉冲信号转换成时钟信号，并将所述时钟信号发送给移位寄存器模块，所述移位寄存器模块基于所述时钟信号对所述高电平或低电平进行采样或保持，完成数据写入；所述开漏管的漏极连接所述芯片的端口，所述开漏管用于将芯片数据通过所述芯片的端口返回。通过时钟产生电路基于数据脉冲信号产生时钟信号代替了现有芯片产生时钟的器件，从而降低了时钟带来的额外功耗以及对模拟电路的干扰，译码电路对数据脉冲信号进行译码成高电平或低电平，时钟产生电路产生时钟信号，移位寄存器基于时钟信号实现对数据脉冲信号的采样和保持，实现数据写入，不论是数据脉冲信号的传输还是开漏管返回数据均通过芯片的端口进行通信，不仅使用单线就完成了通信，实现对芯片的数据的写入和读取，且应用在模拟芯片中时，该端口的引脚可以和其他模拟引脚共用，而不需要额外的引脚进行通信。
19.本发明提供的一种单线通信方法中，通过根据写入数据指令，控制数据处理电路中的译码电路将待写入数据的数据脉冲信号译码成高电平或低电平，时钟产生电路产生时钟信号并发送给移位寄存器模块，移位寄存器模块基于时钟信号对高电平或低电平的采样和保持，完成待写入数据的写入，根据读取数据指令，控制开漏管完成芯片数据返回，从而实现对芯片的数据的写入和读取。
附图说明
20.此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
21.图1为本发明实施例提供的一种单线通信装置结构图；
22.图2为本发明实施例提供的数据处理电路的电路结构图；
23.图3为本发明实施例提供的时钟产生电路的工作示意图；
24.图4为本发明实施例提供的数据0和数据1数据脉冲信号波形示意图；
25.图5为本发明实施例提供的10bit数据输入示例图；
26.图6为本发明实施例提供的数据读取示例图；
27.图7为本发明实施例提供的一种单线通信方法流程图。
28.附图标记：
29.1-上位机，2-信号产生模块，3-第一开关，4-第二开关，5-上拉电阻，6-数据处理电
路，7-开漏管，8-译码电路，9-时钟产生电路，10-移位寄存器模块，11-第一电阻，12-第二电阻，13-第三开关，14-第四开关，15-第一比较器。
具体实施方式
30.为了便于清楚描述本发明实施例的技术方案，在本发明的实施例中，采用了“第一”、“第二”等字样对功能和作用基本相同的相同项或相似项进行区分。例如，第一阈值和第二阈值仅仅是为了区分不同的阈值，并不对其先后顺序进行限定。本领域技术人员可以理解“第一”、“第二”等字样并不对数量和执行次序进行限定，并且“第一”、“第二”等字样也并不限定一定不同。
31.需要说明的是，本发明中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本发明中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其他实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。
32.本发明中，“至少一个”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，a和/或b，可以表示：单独存在a，同时存在a和b，单独存在b的情况，其中a，b可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项(个)”或其类似表达，是指的这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b或c中的至少一项(个)，可以表示：a，b，c，a和b的结合，a和c的结合，b和c的结合，或a、b和c的结合，其中a，b，c可以是单个，也可以是多个。
33.在模拟芯片的制造中，出厂前需要进行标定，改变芯片内部的修调控制字，现有的单线通信装置需要额外的引脚进行通信，且需要芯片包含内部时钟才能进行通信，然而模拟芯片由于尺寸小，引脚资源紧张，且时钟会带来额外的功耗并对模拟电路产生影响，因此现有的单线通信装置不适用于模拟芯片。
34.基于上述问题，本发明提出一种单线通信装置以及单线通信方法。接下来结合附图进行说明。
35.图1为本发明实施例提供的一种单线通信装置结构图，如图1所示该装置包括：上位机1、信号产生模块2、第一开关3、第二开关4、上拉电阻5、数据处理电路6以及开漏管7；
36.上位机1与信号产生模块2通信连接，信号产生模块2通过芯片的端口与数据处理电路6通信连接，数据处理电路6与开漏管7通信连接；上拉电阻5与第一开关3串联，上拉电阻5连接电源vcc，第一开关3连接芯片的端口，第二开关4与信号产生模块2的输出端相连，第二开关4连接芯片的端口，第二开关4与第一开关3并联；
37.上位机1用于控制信号产生模块2产生数据脉冲信号，数据处理电路6包括译码电路8和时钟产生电路9，译码电路8用于将数据脉冲信号译码成高电平或低电平，时钟产生电路9用于将数据脉冲信号转换成时钟信号，并将时钟信号发送给移位寄存器模块10，移位寄存器模块10基于时钟信号对所述高电平或低电平进行采样或保持，完成数据写入，此时第一开关3断开，第二开关4闭合，信号产生模块2与数据处理电路6连通；
38.所述开漏管7的漏极连接芯片的端口，开漏管7用于将芯片数据通过所述芯片的端口返回，此时第一开关3闭合，第二开关4断开，上拉电阻5与开漏管7配合实现数据返回。
39.上述数据处理电路6、开漏管7均为芯片内部结构。
40.上位机1可以为电脑、cpu或控制器等。
41.信号产生模块2可以为信号发生器或波形产生电路，图1示出了波形产生电路的结构，如图1所示，波形产生电路可以包括第一电阻11，第二电阻12，第三开关13以及第四开关14，第一电阻11与第二电阻12串联，第一电阻11串联连接第三开关13，第三开关13连接电源vcc，第二电阻12串联连接第四开关14，第四开关14接地，信号产生模块2的输出端在第一电阻11和第二电阻12的中间。
42.第一开关3，第二开关4，第三开关13和第四开关14均可以为普通的单刀单掷开关或电子开关等。
43.上拉电阻5的电阻可以在1k欧姆到10k欧姆之间选取，第一电阻11和第二电阻12的电阻值相同。
44.图1中的结构数据处理电路6可以结合图2进行说明，如图2所示，时钟产生电路为移位寄存器模块10提供时钟信号，译码电路8连接移位寄存器模块10的输入端，移位寄存器模块10包括n个移位寄存器，n与待写入数据的位数相同，当nbit的数据传输时，内部至少需要n个d触发器串联，每个触发器就是1个移位寄存器，接收共同的时钟信号，时钟信号由时钟产生电路9产生。具体需要对数据0或者数据1经过译码电路8得到低电平或者高电平，并基于时钟信号依次将数据传递至下一个移位寄存器，q[n：0]是数据的并行输出。通过该数据处理电路可以完成数据写入。
[0045]
时钟产生电路9可以采用可以将数据脉冲信号译码成从低电平到高电平变化的时钟信号的电路，也可以采用一个比较器实现，结合图3进行说明，如图3所示，包括第一比较器15，举例说明，当待写入数据为“100”时，将数据脉冲信号输入到第一比较器15，和vcc*3/4进行比较产生如图3所示的z1信号，选取z1信号作为时钟信号，其中vcc*3/4为第一比较器的阈值电压，第一比较器15的阈值电压高于第一电位的电压值；第一电位为数据脉冲信号中定义数据1的电位。两个比较器的阈值电压可以根据需要进行改变。现有技术中芯片内部专门产生时钟信号的时钟电路一般是由环振组成的振荡器来产生时钟信号，该时钟电路不仅会带来额外的功耗，还会对模拟电路产生影响，本方案避免了产生额外的功耗以及对模拟电路的影响。
[0046]
译码电路8是将数据脉冲信号译码成高电平或低电平的电路，可以采用一个比较器进行实现，也可以采用其它译码电路，所采用的比较器的阈值电压低于第一电位的电压值，可以选择vcc*1/4或vcc*1/5等。
[0047]
开漏管7可以为npn晶体管或nmos晶体管，开漏电路是用来连接不同电平的器件，用来匹配电平，因为开漏引脚不连接外部的上拉电阻时，只能输出低电平，如果需要同时具备输出高电平的功能，需要连接上拉电阻，如图1所示，当第一开关3闭合时，上拉电阻5与开漏管7连接，通过改变上拉电源的电压，便可以改变传输电平，进而通过开漏管7和上拉电阻5的配合实现芯片的数据返回。
[0048]
芯片内部对数据处理电路6或开漏管7进行逻辑控制和/或输出控制来实现数据的写入或数据返回。
[0049]
芯片的端口为芯片的通信引脚，该通信引脚可以和其他模拟引脚共用，在标定时该引脚可以是数字io引脚，当测试完成后，写入特定指令或者改变内部特定位置存储的值
可以使数字io功能关闭。这样在没有占用额外引脚的情况下，在特定情况下可以完成数字通信。
[0050]
图1中的结构，通过时钟产生电路9基于数据脉冲信号产生时钟信号代替现有技术中芯片内的时钟，从而避免了时钟带来的额外功耗以及对模拟电路的干扰，译码电路8对数据脉冲信号进行译码成高电平或低电平，时钟产生电路9产生时钟信号，移位寄存器模块10基于时钟信号实现对数据脉冲信号的采样和保持，实现数据写入，并通过开漏管7返回数据，不论是数据脉冲信号的传输还是开漏管7返回数据均通过芯片的端口进行通信，不仅使用单线就可以完成通信，实现对芯片的数据的写入或读取，且应用在模拟芯片中时，该端口的引脚可以和其他模拟引脚共用，而不需要额外的引脚进行通信。
[0051]
基于图1的方案，本发明实施例还提供了方案的一些具体实施方式，下面进行说明。
[0052]
本单线通信装置具有写入数据和读取数据两种工作状态，先对写入数据状态进行说明，此时第二开关4处于闭合状态，第一开关3处于断开状态，第一开关3与第二开关4的断开或闭合可以由上位机1进行控制也可以由程序进行控制。
[0053]
当数据脉冲信号先保持vcc/2电位t时间后，再继续保持vcc电位t时间，完成写1；当数据脉冲信号先保持gnd电位t时间后，再继续保持vcc电位t时间，完成写0。数据1和数据0对应的数据脉冲信号如图4所示。数据1的数据脉冲信号从vcc/2电位变到vcc电位，数据0的数据脉冲信号从gnd电位变到vcc电位；时间参数t取决于芯片的端口数据响应时间，一般芯片工艺尺寸越小，t的取值可以越小。
[0054]
其中，vcc/2电位用于定义数据1，数据1也可以采用其他电位进行定义，需要说明的是定义数据1的电位需要在时钟产生电路9中两个比较器的两个阈值电压中间区域内选择，以便可以产生时钟信号，例如：当两个阈值电压为vcc*3/4和vcc*1/4时，可以选择vcc*2/3或vcc*3/5定义数据1。gnd电位用于定义数据0。
[0055]
上述数据脉冲信号的产生可以结合图1说明，参见图1，当第三开关13和第四开关14闭合时，输出vcc/2电压；当第三开关13闭合，第四开关14断开时，输出vcc/2电压；当第三开关13断开，第四开关14闭合时，输出gnd电压。
[0056]
具体的，由于没有内部时钟，所以数据0和数据1在2t的时间内，芯片要完成采样和数据保持两个步骤。第一个t时间是数据采样阶段，译码电路8将vcc/2电位译码成数据1，将gnd电位译码成数据0；第二个t时间是数据保持阶段，由于电压是从vcc/2或gnd变化到vcc，时钟产生电路9可以译码成从低电平到高电平变化的标准时钟信号，并发送给移位寄存器模块10，从而完成数据采样保持过程，即低电平采样，高电平保持，完成数据写入。
[0057]
接下来对读取数据状态进行说明，数据读取是将芯片数据进行读取的过程，本单线通信装置通过开漏管7将数据进行返回。
[0058]
具体的，本单线通信装置提供了1bit读出机制，参见图1，上位机1通过信号产生模块2向芯片发送完数据后，第二开关4断开，使信号产生模块2与芯片的端口断开，同时第一开关3闭合，使上拉电阻5连接至芯片的端口。芯片通过开漏管7向外返回数据，若芯片返回数据1，此时芯片内部的开漏管的栅极为低电平，开漏管7截止，芯片的端口被上拉电阻5拉至高电平；若芯片返回数据0，此时芯片内部的开漏管7的栅极为高电平，开漏管7导通，芯片的端口被上拉电阻5拉至低电平。由于没有内部时钟，所以每次只能返回1bit数据。在没有
新的数据写入芯片之前，数据会一直保持输出。当新的数据写入时，第一个t时间内，由于此时为数据采样阶段，即内部的移位寄存器模块仍然保存着上一次写入的数据，也就是保持着芯片对外输出的状态，所以此时芯片输出时同时在采集新的数据脉冲信号输入，若芯片的开漏管7正在下拉，如果该下拉开漏管7的导通电阻小，当接下来写入数据1时，在第一个t时间正常应该产生vcc/2电位，但此时开漏管7仍在导通下拉，就可能使理应是vcc/2电位的电平拉到很低，使芯片误识别，即本应是数据1而误识别成数据0，影响通信，所以芯片内部的开漏管7的导通电阻一定要很大才行。
[0059]
基于上述单线通信装置，本发明还提供一种单线通信方法，该方法应用于上述单线通信装置，所述装置至少包括上位机，信号产生模块，数据处理模块以及开漏管，结合图7进行说明，如图7所示，该方法包括以下步骤：
[0060]
步骤701：获取操作指令。
[0061]
操作指令为写入数据指令或读取数据指令，操作指令可以由上位机获取。
[0062]
步骤702：当所述操作指令为写入数据指令时，控制所述信号产生模块生成待写入数据的数据脉冲信号。
[0063]
写入数据时，芯片内部通过移位寄存器模块来保存数据，在每次向芯片写入数据之前，需向芯片发送,与待写入数据位数相同数量的数据0，进行清零，此步骤可以使内部移位寄存器模块清零。由于芯片是实时读取芯片中的移位寄存器的值，所以不能防止误触发其他特定指令，需要进行特定处理，要求待写入数据的第一位和最后一位都为1，10bit数据示例如图5所示，d[0]和d[9]都为1，可以保证不会出现数据误写入的情况。
[0064]
步骤703：所述数据处理电路中的译码电路将所述待写入数据的数据脉冲信号译码成高电平或低电平。
[0065]
数据1被译码成高电平，数据0被译码成低电平。数据处理电路可以由芯片内部的逻辑控制单元进行控制也可以由上位机控制。
[0066]
步骤704：所述数据处理电路中的时钟产生电路基于所述数据脉冲信号生成时钟信号，并将所述时钟信号发送给所述数据处理电路中的移位寄存器模块。
[0067]
步骤705：所述移位寄存器模块基于所述时钟信号对所述高电平或低电平进行采样或保持，完成数据写入。
[0068]
高电平采样，低电平保持。
[0069]
步骤706：当所述操作指令为读取数据指令时，控制所述开漏管将芯片数据进行返回。
[0070]
开漏管每次返回只能返回1bit数据，数据读取可以结合图6进行说明，如图6所示，上位机向芯片发送了10bit数据的数据脉冲信号，芯片对该数据脉冲信号进行采样和保持得到d[0]到d[9]的并行数据，该数据存储在移位寄存器模块中，完成数据写入，其中d[0]和d[9]均为1；当需要读取数据时，根据读取数据指令定位到待读取数据在芯片中的地址，芯片对该地址的数据进行返回，每次返回1bit数据。
[0071]
图7中的方法，通过根据写入数据指令，控制数据处理电路中的译码电路将待写入数据的数据脉冲信号译码成高电平或低电平，时钟产生电路产生时钟信号并发送给移位寄存器模块，移位寄存器模块基于时钟信号对高电平或低电平的采样和保持，完成待写入数据的写入，根据读取数据指令，控制开漏管完成数据返回，从而实现对芯片的数据的写入和
读取。
[0072]
本发明提供的单线通信装置以及单线通信方法，可以应用于模拟芯片中，用于改变芯片内部的修调控制字，一般只是在出厂标定时才会用到，而成品后不会再对芯片进行通信，利用这个特性，本发明的通信引脚可以和其他模拟引脚共用，即在标定时该引脚可以是数字io引脚，当测试完成后，写入特定指令或改变内部特定位置存储的值使数字io功能关闭，这样在没有占用额外引脚的情况下，完成数字通信功能。
[0073]
尽管在此结合各实施例对本发明进行了描述，然而，在实施所要求保护的本发明过程中，本领域技术人员通过查看附图、公开内容、以及所附权利要求书，可理解并实现公开实施例的其他变化。在权利要求中，“包括”(comprising)一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。单个处理器或其他单元可以实现权利要求中列举的若干项功能。相互不同的从属权利要求中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。
[0074]
尽管结合具体特征及其实施例对本发明进行了描述，显而易见的，在不脱离本发明的精神和范围的情况下，可对其进行各种修改和组合。相应地，本说明书和附图仅仅是所附权利要求所界定的本发明的示例性说明，且视为已覆盖本发明范围内的任意和所有修改、变化、组合或等同物。显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包括这些改动和变型在内。
技术特征：1.一种单线通信装置，其特征在于，至少包括：上位机，信号产生模块，数据处理电路以及开漏管；所述上位机与所述信号产生模块通信连接，所述信号产生模块通过芯片的端口与所述数据处理电路通信连接，所述数据处理电路与所述开漏管通信连接；所述上位机用于控制所述信号产生模块产生数据脉冲信号，所述数据处理电路包括译码电路和时钟产生电路，所述译码电路用于将所述数据脉冲信号译码成高电平或低电平，所述时钟产生电路用于将所述数据脉冲信号转换成时钟信号，并将所述时钟信号发送给移位寄存器模块，所述移位寄存器模块基于所述时钟信号对所述高电平或低电平进行采样或保持，完成数据写入；所述开漏管的漏极连接所述芯片的端口，所述开漏管用于将芯片数据通过所述芯片的端口返回。2.根据权利要求1所述的单线通信装置，其特征在于，所述时钟产生电路包括第一比较器，所述第一比较器的阈值电压高于第一电位的电压值，所述第一电位为所述数据脉冲信号中定义数据1的起始电位。3.根据权利要求2所述的单线通信装置，其特征在于，所述译码电路包括第二比较器，所述第二比较器的阈值电压低于所述第一电位的电压值；所述译码电路用于将所述数据脉冲信号中的第一电位译码成高电平，将gnd电位译码成低电平。4.根据权利要求1所述的单线通信装置，其特征在于，所述单线通信装置还包括上拉电阻和第一开关，所述上拉电阻与所述第一开关串联，所述上拉电阻连接电源，所述第一开关连接所述芯片的端口；所述开漏管返回数据时，所述第一开关闭合，所述上拉电阻与所述开漏管配合实现返回数据。5.根据权利要求4所述的单线通信装置，其特征在于，所述开漏管返回数据为1时，所述开漏管的栅极为低电平，所述开漏管截止，所述芯片的端口被拉至高电平；返回数据为0时，所述开漏管的栅极为高电平，所述开漏管导通，所述芯片的端口被拉至低电平，所述开漏管每次返回1bit数据。6.根据权利要求4所述的单线通信装置，其特征在于，所述单线通信装置还包括第二开关，所述第二开关与所述信号产生模块的输出端相连，所述第二开关连接所述芯片的端口，所述第二开关与所述第一开关并联，所述第二开关闭合时，所述信号产生模块与所述数据处理电路连通。7.根据权利要求1所述的单线通信装置，其特征在于，所述信号产生模块为波形产生电路，所述波形产生电路包括第一电阻，第二电阻，第三开关以及第四开关，所述第一电阻与所述第二电阻串联，所述第一电阻串联连接所述第三开关，所述第三开关连接电源，所述第二电阻串联连接所述第四开关，所述第四开关接地，所述信号产生模块的输出端在所述第一电阻和所述第二电阻的中间。8.根据权利要求2所述的单线通信装置，其特征在于，当所述数据脉冲信号先保持第一电位t时间后，再继续保持vcc电位t时间，完成写1；当所述数据脉冲信号先保持gnd电位t时间后，再继续保持vcc电位t时间，完成写0；所述时间参数t取决于所述芯片的端口数据响应时间。9.根据权利要求1所述的单线通信装置，其特征在于，所述移位寄存器模块中的移位寄
存器的个数与待写入数据的位数相同。10.一种单线通信方法，其特征在于，应用于权利要求1～9任一项所述单线通信装置，所述单线通信装置至少包括上位机，信号产生模块，数据处理电路以及开漏管，所述方法包括：获取操作指令，所述操作指令为写入数据指令或读取数据指令；当所述操作指令为写入数据指令时，控制所述信号产生模块生成待写入数据的数据脉冲信号，所述待写入数据的第一位与最后一位均为1；所述数据处理电路中的译码电路将所述待写入数据的数据脉冲信号译码成高电平或低电平；所述数据处理电路中的时钟产生电路基于所述数据脉冲信号生成时钟信号，并将所述时钟信号发送给所述数据处理电路中的移位寄存器模块；所述移位寄存器模块基于所述时钟信号对所述高电平或低电平进行采样或保持，完成数据写入；当所述操作指令为读取数据指令时，控制所述开漏管将芯片数据进行返回。
技术总结本发明公开一种单线通信装置以及单线通信方法，涉及通信技术领域，以解决现有芯片需要时钟才能进行通信的问题。单线通信装置包括：上位机，信号产生模块，数据处理电路以及开漏管；上位机用于控制信号产生模块产生数据脉冲信号，数据处理电路包括译码电路和时钟产生电路，译码电路用于将数据脉冲信号译码成高电平或低电平，时钟产生电路用于将数据脉冲信号转换成时钟信号，并将时钟信号发送给移位寄存器模块，移位寄存器模块基于时钟信号对高电平或低电平进行采样或保持，完成数据写入；开漏管用于将芯片数据进行返回。单线通信装置以及单线通信方法的实现，不需要内部时钟也可以进行通信。行通信。行通信。
技术研发人员：郭江飞 郭桂良
受保护的技术使用者：北京中科银河芯科技有限公司
技术研发日：2022.07.18
技术公布日：2022/11/1
