1.本发明涉及数据通信与传输技术领域，更具体的说是涉及一种32位并行自同步编解码器、系统及其方法。
背景技术：2.目前，在现有的通信技术标准中，已经规定了一种能够对数据传输过程中进行串行加解扰的自同步加扰和解扰码器，并运用于工程实际中。所谓的自同步就是在任何初始状态下，只要解扰码器能够正确的收到其扰码序列编码序列，那么接收端就能在一定的时间内实现同步，将正确的原始输入数据恢复出来，在自同步条件下，接收端即使在收到错误的码元信息时，也能够在较短的时间内恢复同步。
3.为了避免在数据传输过程中出现全“1”或者全“0”的情况，保证传输质量的可靠性，加扰器通常使用一些扰码多项式对数据帧内容进行加扰，解扰器在接收到扰码序列编码序列后进行解扰码操作，恢复出原始的数据。加扰和解扰码器在加解扰时，通常将初值设置为与输入数据位宽相同的全1。
4.以扰码多项式x
51
+1为例，串行自同步加解扰码器所使用的51个d触发器都是用来对数据进行移位处理，其中加扰码器是将输入数据与最后一个d触发器d
50
的输出值模2加运算，得到的串行数据就是加扰器的输出加扰序列，同时将该数据输出至第一个d触发器d0的输入端，作为d0触发器的输入信号；解扰码器的待解扰输入数据与最后一个d触发器d
50
的输出值模2加运算，同时输入数据也被输送至第一个d触发器d0的输入端，作为d0触发器的输入信号。
5.虽然上述这种串行自同步加扰和解扰码器的电路简单，处理方便，但是其局限性较大，不能对各种类型的数据进行加解扰处理，并且只能适用于数据传输速率要求不高的场合，难以满足现在工程实际的高传输速率的需要。
6.因此，为了实现高传输速率、广实用性、高集成度，如何提供一种32位并行自同步编解码器、系统及其方法，以此来满足现代通信工程中数据传输的需要是本领域技术人员亟需解决的问题。
技术实现要素：7.有鉴于此，本发明提供了一种32位并行自同步编解码器、系统及其方法，将串行数据转换成并行数据，采用通用性更广的扰码多项式x
51
+1进行加解扰处理，极大地降低了系统的工作频率，提高了数据的传输速率，增强了结构的集成化度。
8.为了实现上述目的，本发明采用如下技术方案：
9.一种32位并行自同步编码器，并行自同步编码器输入端与数据信号输出端连接，并行自同步编码器输出端输出编码序列，包括：32个异或门和51个d触发器，32个异或门与51个d触发器按序间插串联，32个异或门表示为xor0、xor1、
…
、xor31，51个d触发器表示为d0、d1、
…
、d
50
，数据信号输出端表示为x0、x1、
…
x
31
，并行自同步编码器输出端表示为y0、
y1、
…
、y
31
；
10.d
18
…
d0的输入端分别与上一时钟的编码器输出端y
18
…
y0相连，d
18
…
d0的输出端分别与d
50
…d32
输入端依次按序相连，d
50
…d32
的输出端和数据信号输出端x
31
…
x
13
分别与异或门xor31
…
xor13的输入端依次按序相连；
11.d
31
…d19
的输入端分别与上一时钟的编码器输出端y
31
…y19
相连，d
31
…d19
的输出端和数据信号输出端x
12
…
x0分别与异或门xor12
…
xor0的输入端依次按序相连；
12.异或门xor31
…
xor0的输出端为并行自同步编码器输出端。
13.优选的，d
18
…
d0，用于上一时钟的编码器的输出数据进行打拍暂存。
14.优选的，异或门xor31
…
xor13，用于将d触发器d
50
……d32
的输出值与数据信号输出端x
31
…
x
13
的待编码数据进行模2加运算，输出编码序列高19位输出信号的值；异或门xor12
…
xor0，用于将数据信号输出端x
12
…
x0的待编码数据与d触发器d
31
…d19
的输出值进行模2加运算，输出编码序列低13位输出信号的值。
15.一种32位并行自同步编码器的编码方法，包括：
16.d
18
…
d0将上一时钟的编码器的输出数据进行打拍暂存并移位寄存至d
50
…d32
；
17.异或门xor31
…
xor13将d触发器d
50
……d32
的输出值与数据信号输出端x
31
…
x
13
的待编码数据进行模2加运算，输出编码序列高19位输出信号的值；
18.同时，d
31
…d19
接收上一时钟的编码器的输出数据并传输至异或门xor12
…
xor0；
19.异或门xor12
…
xor0将数据信号输出端x
12
…
x0的待编码数据与d触发器d
31
…d19
的输出值进行模2加运算，输出编码序列低13位输出信号的值。
20.一种32位并行自同步解码器，并行自同步解码器输入端与编码器输出端连接，并行自同步解码器输出端输出解码序列，包括：32个异或门和51个d触发器，32个异或门与51个d触发器按序间插串联，32个异或门表示为xor0、xor1、
…
、xor31，51个d触发器表示为d0、d1、
…
、d
50
，编码器输出端表示为y0、y1、
…y31
，并行自同步解码器输出端表示为x0、x1、
…
、x
31
；
21.d
18
…
d0的输入端分别与上一时钟的编码器输出端y
18
…
y0相连，d
18
…
d0的输出端分别与d
50
…d32
输入端依次按序相连，d
50
…d32
的输出端和编码器输出端y
31
…y13
分别与异或门xor31
…
xor13的输入端依次按序相连；
22.d
31
…d19
的输入端分别与上一时钟的编码器输出端y
31
…y19
相连，d
31
…d19
的输出端和编码器输出端y
12
…
y0分别与异或门xor12
…
xor0的输入端依次按序相连；
23.异或门xor31
…
xor0的输出端为并行自同步解码器输出端。
24.优选的，d
18
…
d0，用于上一时钟的编码器的输出数据进行打拍暂存。
25.优选的，异或门xor31
…
xor13，用于将d触发器d
50
……d32
的输出值与编码器输出端y
31
…y13
的待解码数据进行模2加运算，输出解码序列高19位输出信号的值；异或门xor12
…
xor0，用于将编码器输出端y
12
…
y0的待解码数据与d触发器d
31
…d19
的输出值进行模2加运算，输出解码序列低13位输出信号的值。
26.一种32位并行自同步解码器的解码方法，包括：
27.d
18
…
d0将上一时钟的编码器的输出数据进行打拍暂存并移位寄存至d
50
…d32
；
28.异或门xor31
…
xor13将d触发器d
50
……d32
的输出值与编码器输出端y
31
…y13
的待解码数据进行模2加运算，输出解码序列高19位输出信号的值；
29.同时，d
31
…d19
接收上一时钟的编码器的输出数据并传输至d
31
…d19
；
30.异或门xor12
…
xor0将编码器输出端y
12
…
y0的待解码数据与d触发器d
31
…d19
的输出值进行模2加运算，输出解码序列低13位输出信号的值。
31.一种32位并行自同步编解码系统，包括：并行自同步编码器和并行自同步解码器；并行自同步编码器输入端与数据信号输出端连接，并行自同步编码器输出端输出编码序列，并行自同步解码器输入端与编码器输出端连接，并行自同步解码器输出端输出解码序列；
32.并行自同步编码器，包括：32个异或门和51个d触发器，32个异或门与51个d触发器按序间插串联，32个异或门表示为xor0、xor1、
…
、xor31，51个d触发器表示为d0、d1、
…
、d
50
，数据信号输出端表示为x0、x1、
…
x
31
，并行自同步编码器输出端表示为y0、y1、
…
、y
31
；
33.d
18
…
d0的输入端分别与上一时钟的编码器输出端y
18
…
y0相连，d
18
…
d0的输出端分别与d
50
…d32
输入端依次按序相连，d
50
…d32
的输出端和数据信号输出端x
31
…
x
13
分别与异或门xor31
…
xor13的输入端依次按序相连；
34.d
31
…d19
的输入端分别与上一时钟的编码器输出端y
31
…y19
相连，d
31
…d19
的输出端和数据信号输出端x
12
…
x0分别与异或门xor12
…
xor0的输入端依次按序相连；
35.异或门xor31
…
xor0的输出端为并行自同步编码器输出端；
36.并行同步解码器，包括：32个异或门和51个d触发器，32个异或门与51个d触发器按序间插串联，32个异或门表示为xor0、xor1、
…
、xor31，51个d触发器表示为d0、d1、
…
、d
50
，编码器输出端表示为y0、y1、
…y31
，并行自同步解码器输出端表示为x0、x1、
…
、x
31
；
37.d
18
…
d0的输入端分别与上一时钟的编码器输出端y
18
…
y0相连，d
18
…
d0的输出端分别与d
50
…d32
输入端依次按序相连，d
50
…d32
的输出端和编码器输出端y
31
…y13
分别与异或门xor31
…
xor13的输入端依次按序相连；
38.d
31
…d19
的输入端分别与上一时钟的编码器输出端y
31
…y19
相连，d
31
…d19
的输出端和编码器输出端y
12
…
y0分别与异或门xor12
…
xor0的输入端依次按序相连；
39.异或门xor31
…
xor0的输出端为并行自同步解码器输出端；
40.d
18
…
d0，用于上一时钟的编码器的输出数据进行打拍暂存；
41.并行自同步编码器的异或门xor31
…
xor13，用于将d触发器d
50
……d32
的输出值与数据信号输出端x
31
…
x
13
的待编码数据进行模2加运算，输出编码序列高19位输出信号的值；异或门xor12
…
xor0，用于将数据信号输出端x
12
…
x0的待编码数据与d触发器d
31
…d19
的输出值进行模2加运算，输出编码序列低13位输出信号的值；
42.并行同步解码器的异或门xor31
…
xor13，用于将d触发器d
50
……d32
的输出值与编码器输出端y
31
…y13
的待解码数据进行模2加运算，输出解码序列高19位输出信号的值；异或门xor12
…
xor0，用于将编码器输出端y
12
…
y0的待解码数据与d触发器d
31
…d19
的输出值进行模2加运算，输出解码序列低13位输出信号的值。
43.一种32位并行自同步编解码方法，包括：
44.编码器的d
18
…
d0将上一时钟的编码器的输出数据进行打拍暂存并传输至d
50
…d32
；异或门xor31
…
xor13将d触发器d
50
……d32
的输出值与数据信号输出端x
31
…
x
13
的待编码数据进行模2加运算，输出编码序列高19位输出信号的值；同时，d
31
…d19
接收上一时钟的编码器的输出数据并传输至d
31
…d19
；异或门xor12
…
xor0将数据信号输出端x
12
…
x0的待编码数据与d触发器d
31
…d19
的输出值进行模2加运算，输出编码序列低13位输出信号的值；
45.解码器的d
18
…
d0将上一时钟的编码器的输出数据进行打拍暂存并传输至d
50
…d32
；异或门xor31
…
xor13将d触发器d
50
……d32
的输出值与编码器输出端y
31
…y13
的待解码数据进行模2加运算，输出解码序列高19位输出信号的值；同时，d
31
…d19
接收上一时钟的编码器的输出数据并传输至d
31
…d19
；异或门xor12
…
xor0将编码器输出端y
12
…
y0的待解码数据与d触发器d
31
…d19
的输出值进行模2加运算，输出解码序列低13位输出信号的值。
46.经由上述的技术方案可知，与现有技术相比，本发明公开提供了一种32位并行自同步编解码器、系统及其方法，利用简易的数字逻辑电路，将串行数据转换成并行数据，采用通用性更广的扰码多项式x
51
+1进行加解扰处理，对任何种类的数据帧都能进行编解码处理，具有很强的普适性，有助于降低系统的工作频率，提高数据的传输速率，增强数据在传输过程中传输质量的安全性和可靠性，提高系统的集成化程度。
附图说明
47.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
48.图1附图为本发明提供的32位并行自同步编码器电路图；
49.图2附图为本发明提供的32位并行自同步解码器电路图；
50.图3附图为本发明提供的串行自同步加扰码器电路图；
51.图4附图为本发明提供的串行自同步解扰码器电路图。
具体实施方式
52.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
53.本发明实施例公开了一种32位并行自同步编码器，并行自同步编码器输入端与数据信号输出端连接，并行自同步编码器输出端输出编码序列，如图1所示，包括：32个异或门和51个d触发器，32个异或门与51个d触发器按序间插串联，32个异或门表示为xor0、xor1、
…
、xor31，51个d触发器表示为d0、d1、
…
、d
50
，数据信号输出端表示为x0、x1、
…
x
31
，并行自同步编码器输出端表示为y0、y1、
…
、y
31
；
54.d
18
…
d0的输入端分别与上一时钟的编码器输出端y
18
…
y0相连，d
18
…
d0的输出端分别与d
50
…d32
输入端依次按序相连，d
50
…d32
的输出端和数据信号输出端x
31
…
x
13
分别与异或门xor31
…
xor13的输入端依次按序相连；
55.d
31
…d19
的输入端分别与上一时钟的编码器输出端y
31
…y19
相连，d
31
…d19
的输出端和数据信号输出端x
12
…
x0分别与异或门xor12
…
xor0的输入端依次按序相连；
56.异或门xor31
…
xor0的输出端为并行自同步编码器输出端。
57.为了进一步实施上述技术方案，d
18
…
d0，用于上一时钟的编码器的输出数据进行打拍暂存。
58.在本实施例中，第一次编码时，d触发器中寄存的值为初始值，将初值设置为与输入数据位宽相同的全1。
59.为了进一步实施上述技术方案，异或门xor31
…
xor13，用于将d触发器d
50
……d32
的输出值与数据信号输出端x
31
…
x
13
的待编码数据进行模2加运算，输出编码序列高19位输出信号的值；异或门xor12
…
xor0，用于将数据信号输出端x
12
…
x0的待编码数据与d触发器d
31
…d19
的输出值进行模2加运算，输出编码序列低13位输出信号的值。
60.一种32位并行自同步编码器的编码方法，包括：
61.d
18
…
d0将上一时钟的编码器的输出数据进行打拍暂存并传输至d
50
…d32
；
62.异或门xor31
…
xor13将d触发器d
50
……d32
的输出值与数据信号输出端x
31
…
x
13
的待编码数据进行模2加运算，输出编码序列高19位输出信号的值；
63.同时，d
31
…d19
接收上一时钟的编码器的输出数据并传输至d
31
…d19
；
64.异或门xor12
…
xor0将数据信号输出端x
12
…
x0的待编码数据与d触发器d
31
…d19
的输出值进行模2加运算，输出编码序列低13位输出信号的值。
65.一种32位并行自同步解码器，并行自同步解码器输入端与编码器输出端连接，并行自同步解码器输出端输出解码序列，如图2所示，包括：32个异或门和51个d触发器，32个异或门与51个d触发器按序间插串联，32个异或门表示为xor0、xor1、
…
、xor31，51个d触发器表示为d0、d1、
…
、d
50
，编码器输出端表示为y0、y1、
…y31
，并行自同步解码器输出端表示为x0、x1、
…
、x
31
；
66.d
18
…
d0的输入端分别与上一时钟的编码器输出端y
18
…
y0相连，d
18
…
d0的输出端分别与d
50
…d32
输入端依次按序相连，d
50
…d32
的输出端和编码器输出端y
31
…y13
分别与异或门xor31
…
xor13的输入端依次按序相连；
67.d
31
…d19
的输入端分别与上一时钟的编码器输出端y
31
…y19
相连，d
31
…d19
的输出端和编码器输出端y
12
…
y0分别与异或门xor12
…
xor0的输入端依次按序相连；
68.异或门xor31
…
xor0的输出端为并行自同步解码器输出端。
69.为了进一步实施上述技术方案，d
18
…
d0，用于上一时钟的编码器的输出数据进行打拍暂存。
70.为了进一步实施上述技术方案，异或门xor31
…
xor13，用于将d触发器d
50
……d32
的输出值与编码器输出端y
31
…y13
的待解码数据进行模2加运算，输出解码序列高19位输出信号的值；异或门xor12
…
xor0，用于将编码器输出端y
12
…
y0的待解码数据与d触发器d
31
…d19
的输出值进行模2加运算，输出解码序列低13位输出信号的值。
71.在本实施例中，d触发器d
50
……d32
的输出值与输入信号x
31
……
x
13
进行模2加运算得到的值为编码序列高19位输出信号的值，同时也为19位d触发器d
31
……d13
输入端的输入值；输入信号x
12
……
x0与d触发器d
31
……d19
的输出值经模2加运算后得到编码序列的低13位输出信号的值，同时也是d触发器d
12
……
d0的输入值。
72.一种32位并行自同步解码器的解码方法，包括：
73.d
18
…
d0将上一时钟的编码器的输出数据进行打拍暂存并传输至d
50
…d32
；
74.异或门xor31
…
xor13将d触发器d
50
……d32
的输出值与编码器输出端y
31
…y13
的待解码数据进行模2加运算，输出解码序列高19位输出信号的值；
75.同时，d
31
…d19
接收上一时钟的编码器的输出数据并传输至d
31
…d19
；
76.异或门xor12
…
xor0将编码器输出端y
12
…
y0的待解码数据与d触发器d
31
…d19
的输出值进行模2加运算，输出解码序列低13位输出信号的值。
77.一种32位并行自同步编解码系统，包括：并行自同步编码器和并行自同步解码器；并行自同步编码器输入端与数据信号输出端连接，并行自同步编码器输出端输出编码序列，并行自同步解码器输入端与编码器输出端连接，并行自同步解码器输出端输出解码序列；
78.并行自同步编码器，包括：32个异或门和51个d触发器，32个异或门与51个d触发器按序间插串联，32个异或门表示为xor0、xor1、
…
、xor31，51个d触发器表示为d0、d1、
…
、d
50
，数据信号输出端表示为x0、x1、
…
x
31
，并行自同步编码器输出端表示为y0、y1、
…
、y
31
；
79.d
18
…
d0的输入端分别与上一时钟的编码器输出端y18
…
y0相连，d
18
…
d0的输出端分别与d
50
…d32
输入端依次按序相连，d
50
…d32
的输出端和数据信号输出端x
31
…
x
13
分别与异或门xor31
…
xor13的输入端依次按序相连；
80.d
31
…d19
的输入端分别与上一时钟的编码器输出端y31
…
y19相连，d
31
…d19
的输出端和数据信号输出端x
12
…
x0分别与异或门xor12
…
xor0的输入端依次按序相连；
81.异或门xor31
…
xor0的输出端为并行自同步编码器输出端；
82.并行同步解码器，包括：32个异或门和51个d触发器，32个异或门与51个d触发器按序间插串联，32个异或门表示为xor0、xor1、
…
、xor31，51个d触发器表示为d0、d1、
…
、d
50
，编码器输出端表示为y0、y1、
…y31
，并行自同步解码器输出端表示为x0、x1、
…
、x
31
；
83.d
18
…
d0的输入端分别与上一时钟的编码器输出端y
18
…
y0相连，d
18
…
d0的输出端分别与d
50
…d32
输入端依次按序相连，d
50
…d32
的输出端和编码器输出端y
31
…y13
分别与异或门xor31
…
xor13的输入端依次按序相连；
84.d
31
…d19
的输入端分别与上一时钟的编码器输出端y
31
…y19
相连，d
31
…d19
的输出端和编码器输出端y
12
…
y0分别与异或门xor12
…
xor0的输入端依次按序相连；
85.异或门xor31
…
xor0的输出端为并行自同步解码器输出端；
86.d
18
…
d0，用于上一时钟的编码器的输出数据进行打拍暂存；
87.并行自同步编码器的异或门xor31
…
xor13，用于将d触发器d
50
…d32
的输出值与数据信号输出端x
31
…
x
13
的待编码数据进行模2加运算，输出编码序列高19位输出信号的值；异或门xor12
…
xor0，用于将数据信号输出端x
12
…
x0的待编码数据与d触发器d
31
…d19
的输出值进行模2加运算，输出编码序列低13位输出信号的值；
88.并行同步解码器的异或门xor31
…
xor13，用于将d触发器d
50
…d32
的输出值与编码器输出端y
31
…y13
的待解码数据进行模2加运算，输出解码序列高19位输出信号的值；异或门xor12
…
xor0，用于将编码器输出端y
12
…
y0的待解码数据与d触发器d
31
…d19
的输出值进行模2加运算，输出解码序列低13位输出信号的值。
89.一种32位并行自同步编解码方法，包括：
90.编码器的d
18
…
d0将上一时钟的编码器的输出数据进行打拍暂存并传输至d
50
…d32
；异或门xor31
…
xor13将d触发器d
50
…d32
的输出值与数据信号输出端x
31
…
x
13
的待编码数据进行模2加运算，输出编码序列高19位输出信号的值；同时，d
31
…d19
接收上一时钟的编码器的输出数据并传输至d
31
…d19
；异或门xor12
…
xor0将数据信号输出端x
12
…
x0的待编码数据与d触发器d
31
…d19
的输出值进行模2加运算，输出编码序列低13位输出信号的值；
91.解码器的d
18
…
d0将上一时钟的编码器的输出数据进行打拍暂存并传输至d
50
…d32
；异或门xor31
…
xor13将d触发器d
50
…d32
的输出值与编码器输出端y
31
…y13
的待解码数据进行模2加运算，输出解码序列高19位输出信号的值；同时，d
31
…d19
接收上一时钟的编码器的输出数据并传输至d
31
…d19
；异或门xor12
…
xor0将编码器输出端y
12
…
y0的待解码数据与d触发器d
31
…d19
的输出值进行模2加运算，输出解码序列低13位输出信号的值。
92.如图3和4，本实施例中，串行自同步加扰和解扰码器根据扰码多项式x
51
+1对传输的数据进行加扰和解扰码处理，得到加扰序列中的每一个值都是待编码输入数据与51个时钟前的d触发器输出值模2加运算的结果，解扰序列中的每一个值都是待解扰输入数据与51个时钟前的d触发器输出值模2加运算的结果。
93.在本实施例中，d触发器的输入端均连接线路时钟，自同步加解扰码器在每一个线路时钟clk的驱动下，都会产生一个加扰码值(或解扰码值)，那么51个时钟周期就会产生51个加扰码值(或解扰码值)。
94.在本实施例中，将串行自同步加扰和解扰码器中的d触发器在不同时钟周期时刻的输出值用更加直观的数学关系式进行表示：
95.第1个时钟周期时，各个d触发器的输出值可以表示为：
96.di(t+1)＝d
i-1
(t)，i＝1，2，
…
，50；
97.di(t+1)＝x(t)
⊕d50
(t)，i＝0；
98.第16个时钟周期时，各个d触发器的输出值可以表示为：
99.di(t+16)＝d
i-16
(t)，i＝16，17，
…
，50；
100.di(t+16)＝x(t+15-i)
⊕di+35
(t)，i＝0，1，
…
，15；
101.第32个时钟周期时，各个d触发器的输出值可以表示为：
102.di(t+32)＝d
i-32
(t)，i＝32，33，
…
，50；
103.di(t+32)＝x(t+31-i)
⊕di+19
(t)，i＝0，1，
…
，31。
104.在本实施例中，当前时刻d触发器的输入来源于上一时钟周期前一个d触发器的输出，将输入数据通过d触发器进行打拍暂存。
105.本实例中，将加扰码器中的串行数据转变成并行数据，同时将51个d触发器与32个异或门按序号从高到低的顺序进行串联连接，待编码的输入数据表示为x
31
，x
30
，
…
，x0，经扰码多项式编码处理后，得到的编码输出数据用y
31
，y
30
，
…
，y0来表示。
106.在本实施例中，32位并行自同步编码器中的51个d触发器与32个异或门按序号从高到低的顺序进行串联连接，32个d触发器d
50
…d19
的输出信号与32位输入数据x
31
…
x0模2相加后得到的值组成32位并行的编码序列；将第i位输入信号与d触发器d
i+19
的输出信号经模2运算后得到的值作为d触发器di的输入值，其中i＝0,1，2，
…
，31。
107.在本实例中，解码器的组成部分与编码器相同，待解码的输入数据用y31，y
30
，
…
，y0来表示，经解码处理后得到的数据为x
31
，x
30
，
…
，x0；32个d触发器d
50
…d19
的输出信号与32位输入数据y
31
…
y0模2相加后得到的值组成32位并行的解码序列；32位并行自同步编码器与解码器的差异主要在于生成的解码序列与编码序列的生成方式有所不同，解码序列生成过程可以总结为：将第i位输入信号与d触发器d
i+19
的输出信号经模2加运算后得到的值作为自同步解码序列中第i位的输出信号值，其中i＝0,1，2
…
，31。
108.本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他
实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
109.对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
技术特征：1.一种32位并行自同步编码器，接收数据信号输出端的待编码数据信号，其特征在于，包括：32个异或门和51个d触发器，32个异或门与51个d触发器按序间插串联，32个异或门表示为xor0、xor1、
…
、xor31，51个d触发器表示为d0、d1、
…
、d
50
，数据信号输出端表示为x0、x1、
…
x
31
，并行自同步编码器输出端表示为y0、y1、
…
、y
31
；d
18
…
d0的输入端分别与上一时钟的编码器输出端相连，d
18
…
d0的输出端分别与d
50
…
d
32
输入端依次按序相连，d
50
…
d
32
的输出端和数据信号输出端x
31
…
x
13
均分别与异或门xor31
…
xor13的输入端依次按序相连；d
31
…
d
19
的输入端分别与上一时钟的编码器输出端相连，d
31
…
d
19
的输出端和数据信号输出端x
12
…
x0均分别与异或门xor12
…
xor0的输入端依次按序相连；异或门xor31
…
xor0的输出端为并行自同步编码器输出端。2.根据权利要求1所述的一种32位并行自同步编码器，其特征在于，d18
…
d0，用于对上一时钟的编码器输出数据进行打拍暂存。3.根据权利要求1所述的一种32位并行自同步编码器，其特征在于，异或门xor31
…
xor13，用于将d触发器d
50
……
d
32
的输出值与数据信号输出端x
31
…
x
13
的待编码数据进行模2加运算，输出编码序列高19位输出信号的值；异或门xor12
…
xor0，用于将数据信号输出端x
12
…
x0的待编码数据与d触发器d
31
…
d
19
的输出值进行模2加运算，输出编码序列低13位输出信号的值。4.一种32位并行自同步编码器的编码方法，其特征在于，包括：d
18
…
d0将上一时钟的编码器输出数据进行打拍暂存并移位寄存至d
50
…
d
32
；异或门xor31
…
xor13将d触发器d
50
……
d
32
的输出值与数据信号输出端x
31
…
x
13
的待编码数据进行模2加运算，输出编码序列高19位输出信号的值；同时，d
31
…
d
19
接收上一时钟的编码器的输出数据并移位寄存至异或门xor12
…
xor0；异或门xor12
…
xor0将数据信号输出端x
12
…
x0的待编码数据与d触发器d
31
…
d
19
的输出值进行模2加运算，输出编码序列低13位输出信号的值。5.一种32位并行自同步解码器，接收编码器输出端输出的待解码数据信号，其特征在于，包括：32个异或门和51个d触发器，32个异或门与51个d触发器按序间插串联，32个异或门表示为xor0、xor1、
…
、xor31，51个d触发器表示为d0、d1、
…
、d
50
，编码器输出端表示为y0、y1、
…
y
31
，并行自同步解码器输出端表示为x0、x1、
…
、x
31
；d
18
…
d0的输入端分别与上一时钟的编码器输出端相连，d
18
…
d0的输出端分别与d
50
…
d
32
输入端依次按序相连，d
50
…
d
32
的输出端和编码器输出端y
31
…
y
13
均分别与异或门xor31
…
xor13的输入端依次按序相连；d
31
…
d
19
的输入端分别与上一时钟的编码器输出端相连，d
31
…
d
19
的输出端和编码器输出端y
12
…
y0均分别与异或门xor12
…
xor0的输入端依次按序相连；异或门xor31
…
xor0的输出端为并行自同步解码器输出端。6.根据权利要求5所述的一种32位并行自同步解码器，其特征在于，d
18
…
d0，用于上一时钟的编码器的输出数据进行打拍暂存。7.根据权利要求5所述的一种32位并行同步解码器，其特征在于，异或门xor31
…
xor13，用于将d触发器d
50
……
d
32
的输出值与编码器输出端y
31
…
y
13
的待解码数据进行模2加运算，输出解码序列高19位输出信号的值；异或门xor12
…
xor0，用于将编码器输出端y
12
…
y0的待解码数据与d触发器d
31
…
d
19
的输出值进行模2加运算，输出解码序列低13位输出信号的值。8.一种32位并行自同步解码器的解码方法，其特征在于，包括：d
18
…
d0将上一时钟的编码器输出端输出的待解码数据进行打拍暂存并移位寄存至d
50
…
d
32
；异或门xor31
…
xor13将d触发器d
50
……
d
32
的输出值与编码器输出端y
31
…
y
13
的待解码数据进行模2加运算，输出解码序列高19位输出信号的值；同时，d
31
…
d
19
接收上一时钟的编码器输出端的输出数据并移位寄存至异或门xor12
…
xor0；异或门xor12
…
xor0将编码器输出端y
12
…
y0的待解码数据与d触发器d
31
…
d
19
的输出值进行模2加运算，输出解码序列低13位输出信号的值。9.一种32位并行自同步编解码系统，其特征在于，包括：并行自同步编码器和并行自同步解码器；并行自同步编码器输入端与数据信号输出端连接，并行自同步编码器输出端输出编码序列，并行自同步解码器输入端与编码器输出端连接，并行自同步解码器输出端输出解码序列；并行自同步编码器，包括：32个异或门和51个d触发器，32个异或门与51个d触发器按序间插串联，32个异或门表示为xor0、xor1、
…
、xor31，51个d触发器表示为d0、d1、
…
、d
50
，数据信号输出端表示为x0、x1、
…
x
31
，并行自同步编码器输出端表示为y0、y1、
…
、y
31
；d
18
…
d0的输入端分别与上一时钟的编码器输出端相连，d
18
…
d0的输出端分别与d
50
…
d
32
输入端依次按序相连，d
50
…
d
32
的输出端和数据信号输出端x
31
…
x
13
分别与异或门xor31
…
xor13的输入端依次按序相连；d
31
…
d
19
的输入端分别与上一时钟的编码器输出端相连，d
31
…
d
19
的输出端和数据信号输出端x
12
…
x0分别与异或门xor12
…
xor0的输入端依次按序相连；异或门xor31
…
xor0的输出端为并行自同步编码器输出端；并行同步解码器，包括：32个异或门和51个d触发器，32个异或门与51个d触发器按序间插串联，32个异或门表示为xor0、xor1、
…
、xor31，51个d触发器表示为d0、d1、
…
、d
50
，编码器输出端表示为y0、y1、
…
y
31
，并行自同步解码器输出端表示为x0、x1、
…
、x
31
；d
18
…
d0的输入端分别与上一时钟的编码器输出端相连，d
18
…
d0的输出端分别与d
50
…
d
32
输入端依次按序相连，d
50
…
d
32
的输出端和编码器输出端y
31
…
y
13
分别与异或门xor31
…
xor13的输入端依次按序相连；d
31
…
d
19
的输入端分别与上一时钟的编码器输出端相连，d
31
…
d
19
的输出端和编码器输出端y
12
…
y0分别与异或门xor12
…
xor0的输入端依次按序相连；异或门xor31
…
xor0的输出端为并行自同步解码器输出端；d
18
…
d0，用于上一时钟的编码器的输出数据进行打拍暂存；并行自同步编码器的异或门xor31
…
xor13，用于将d触发器d
50
……
d
32
的输出值与数据信号输出端x
31
…
x
13
的待编码数据进行模2加运算，输出编码序列高19位输出信号的值；异或门xor12
…
xor0，用于将数据信号输出端x
12
…
x0的待编码数据与d触发器d
31
…
d
19
的输出值进行模2加运算，输出编码序列低13位输出信号的值；并行同步解码器的异或门xor31
…
xor13，用于将d触发器d
50
……
d
32
的输出值与编码器
输出端y
31
…
y
13
的待解码数据进行模2加运算，输出解码序列高19位输出信号的值；异或门xor12
…
xor0，用于将编码器输出端y
12
…
y0的待解码数据与d触发器d
31
…
d
19
的输出值进行模2加运算，输出解码序列低13位输出信号的值。10.一种32位并行自同步编解码方法，其特征在于，包括：并行自同步编码器接收待编码数据信号并输出编码序列，并行自同步解码器接收编码器输出的待解码数据并输出解码序列；并行自同步编码器的d
18
…
d0将上一时钟的编码器的输出数据进行打拍暂存并传输至d
50
…
d
32
；异或门xor31
…
xor13将d触发器d
50
……
d
32
的输出值与数据信号输出端x
31
…
x
13
的待编码数据进行模2加运算，输出编码序列高19位输出信号的值；同时，d
31
…
d
19
接收上一时钟的编码器的输出数据并传输至d
31
…
d
19
；异或门xor12
…
xor0将数据信号输出端x
12
…
x0的待编码数据与d触发器d
31
…
d
19
的输出值进行模2加运算，输出编码序列低13位输出信号的值；并行自同步解码器的d
18
…
d0将上一时钟的编码器的输出数据进行打拍暂存并传输至d
50
…
d
32
；异或门xor31
…
xor13将d触发器d
50
……
d
32
的输出值与编码器输出端y
31
…
y
13
的待解码数据进行模2加运算，输出解码序列高19位输出信号的值；同时，d
31
…
d
19
接收上一时钟的编码器的输出数据并传输至异或门xor12
…
xor0；异或门xor12
…
xor0将编码器输出端y
12
…
y0的待解码数据与d触发器d
31
…
d
19
的输出值进行模2加运算，输出解码序列低13位输出信号的值。
技术总结本发明公开了一种32位并行自同步编解码器、系统及其方法，编码器和解码器均包括32个异或门和51个D触发器，异或门与D触发器按序间插串联，编码器的D触发器D
技术研发人员：石海林 刘光文 潘波 王建兵 何健 顾磊 郑建 罗明阳 李淯阳 成亮
受保护的技术使用者：重庆金美通信有限责任公司
技术研发日：2022.06.09
技术公布日：2022/11/1
