用于数字低压差线性稳压器的模拟相位补偿系统

1.本发明涉及一种电变量调节技术，特别是一种用于数字低压差线性稳压器的相位补偿系统。


背景技术：

2.在数字低压差线性稳压器领域中，由于pmos功率晶体管阵列和比较器的离散性，当数字低压差线性稳压器达到稳定状态时，输出电压中包含参考电压大小附近的纹波，这被称为极限环振荡(lco)。极限环振荡(lco)越小，数字低压差线性稳压器越稳定。lco是周期性的，其周期是时钟采样频率fs提供的时钟信号clk周期的2m倍，其中比例m为正整数(m称为lco的模)，即m 越小，数字低压差线性稳压器越稳定。
3.图1、图2为传统的数字低压差线性稳压器结构示意图和等效电路示意图。包括动态比较器100，双向移位寄存器102，pmos功率晶体管阵列104，以及负载电容器及负载电流源106，其中动态比较器100是用来监测整个稳压器输出 v
out
和参考电压v
ref
之间的差异。这种传统数字低压差线性稳压器中极限环振荡大导致输出电压纹波很大。


技术实现要素：

4.为了解决上述问题，本发明提供一种用于数字低压差线性稳压器的相位补偿系统，以解决数字低压差线性稳压器中极限环振荡大导致输出电压纹波大的问题。
5.为了达到上述目的，本发明是通过以下技术方案来实现的。
6.一种用于数字低压差线性稳压器的相位补偿系统，包括动态比较器、双向移位寄存器、pmos功率晶体管阵列、负载电容器及负载电流源、模拟前馈路径和 pmos辅助前馈；模拟前馈路径包括电容器和电阻器，电容器第二端连接电阻器第一端，电阻器第二端接参考电压v
ref
；动态比较器为四输入动态比较器；电容器第一端接四输入动态比较器主输入对，电容器和电阻器中间的支路接四输入动态比较器辅助输入对，四输入动态比较器的辅助输入差分对的大小与主输入的不同，四输入动态比较器输出端分别接双向移位寄存器输入端和pmos辅助前馈输入端，双向移位寄存器输出端接pmos功率晶体管阵列输入端，pmos功率晶体管阵列输出端接pmos辅助前馈输出端，负载电容器及负载电流源输入端接地，且输出端分别接pmos功率晶体管阵列、模拟前馈路径并作为系统的输出端。
7.本发明进一步的改进在于：模拟前馈路径的信号传递函数l(s)为
[0008][0009]
四输入动态比较器(200)总输入的传递函数为
[0010]
h(s)＝1+γl(s)
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
(2)
[0011]
相位滞后为
[0012][0013]
其中，s为拉普拉斯变换中的复频率，ω1为模拟前馈中电阻器r1 和电容器c1确定的角频率，ωs为时钟信号的角频率，ω0为输出级的主极点，γ为比较器辅助输入提供的额外增益，α为比较器和寄存器之间延迟的延迟长度， m为lco的模，k为ωs/ω0，β为pmos辅助前馈中pmos管的数量。
[0014]
本发明进一步的改进在于：所述pmos辅助前馈包含若干p型mos管，p 型mos管的栅极连接四输入动态比较器的输出端，且漏极连接pmos功率晶体管阵列中的p型mos管的漏极。
[0015]
本发明进一步的改进在于：四输入动态比较器包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管；其中第九晶体管的栅极为四输入动态比较器的第一输入端连接模拟前馈路径中电容器和系统的输出端v
out
，第十晶体管的栅极为四输入动态比较器的第二输入端连接模拟前馈路径(210)中电容器和电阻器中间的支路，第九晶体管的漏极接第十晶体管的漏极，且该连接节点分别接第一晶体管的漏极、第七晶体管的源极，第十一晶体管的栅极为四输入动态比较器的第三输入端连接参考电压v
ref
，第十二晶体管的栅极为四输入动态比较器的第四输入端连接参考电压v
ref
，第十一晶体管的漏极接第十二晶体管的漏极，且该连接节点分别与第六晶体管的漏极、第八晶体管的源极相连，第九晶体管、第十晶体管、第十一晶体管、第十二晶体管的源极均接第十三晶体管的漏极，第一晶体管的栅极接第二晶体管的栅极相连，第五晶体管的栅极接第六晶体管的栅极，第三晶体管的栅极和漏极分别接第七晶体管的栅极和漏极，第四晶体管的栅极和漏极分别接第八晶体管的栅极和漏极，第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管的源极接四输入动态比较器的工作电压v
dd
，时钟信号clk分别接第十三晶体管的栅极、第一晶体管的栅极与第二晶体管的栅极的连接节点、第五晶体管的栅极与第六晶体管的栅极的连接节点，第三晶体管的栅极分别接第七晶体管的栅极的连接节点、第四晶体管的漏极与第八晶体管的漏极的连接节点、第五晶体管的漏极，且该连接节点为四输入动态比较器的第一输出端接入双向移位寄存器的输入端和pmos辅助前馈输入端，第四晶体管的栅极分别接第八晶体管的栅极的连接节点、第三晶体管的漏极与第七晶体管的漏极的连接节点、第二晶体管的漏极，且该连接节点为四输入动态比较器的第二输出端接入双向移位寄存器的输入端和pmos辅助前馈输入端。
[0016]
本发明进一步的改进在于：双向移位寄存器由若干串联的移位寄存单元组成，每一级移位寄存单元包括一个d触发器和一个二选一数据选择器，每一级移位寄存单元的d触发器输入端接二选一数据选择器的输出端，每一级移位寄存单元的d触发器时钟端接时钟信号，每一级移位寄存单元的时钟端接四输入动态比较器输出端，第一级移位寄存单元的
二选一数据选择器的第一输入端接第一定值信号，最后一级移位寄存单元的二选一数据选择器的第二输入端接第二定值信号，第二级至最后一级的移位寄存单元的第一输入端接上一级移位寄存单元 d触发器输出端，第一级至倒数第二级的移位寄存器单元的第二输入端接后一级移位寄存单元d触发器输出端，每一级移位寄存器单元d触发器输出端接pmos 功率晶体管阵列中相应的pmos功率晶体管。
[0017]
本发明进一步的改进在于：pmos功率晶体管阵列包括若干p型mos管，每一p型mos管的栅极分别连接双向移位寄存器相应d触发器输出端，每一p 型mos管的漏极连接pmos辅助前馈中对应p型mos管的漏极。
[0018]
本发明进一步的改进在于：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管为p型mos晶体管，第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管为n 型mos晶体管。
[0019]
本发明的有益效果是：本发明通过增加额外的模拟前馈路径和pmos辅助前馈路径，并将传统数字低压差线性稳压器中的比较器换成多输入比较器，模拟前馈路径包含由电阻器和电容器形成的无源相位引线网络，和pmos辅助前馈路径包括若干p型mos管，从而使得额外的模拟前馈路径直接应用到比较器的辅助输入，最终使得极限环振荡的模减小。
附图说明
[0020]
图1为现有技术的数字低压差线性稳压器结构示意图。
[0021]
图2为现有技术的数字低压差线性稳压器等效模型示意图。
[0022]
图3为本发明用于数字低压差线性稳压器的模拟相位补偿系统结构示意图。
[0023]
图4为本发明四输入动态比较器结构示意图。
[0024]
图5为本发明双向移位寄存器结构示意图。
[0025]
图6为图3所示系统的等效模型示意图。
[0026]
图7为现有技术各稳压系统相移曲线示意图。
[0027]
图8为本发明各稳压系统相移曲线示意图。
具体实施方式
[0028]
以下将以图式揭露本发明的实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明的部分实施方式中，这些实务上的细节是非必要的。
[0029]
结合图3，一种用于数字低压差线性稳压器的模拟相位补偿系统，包括四输入动态比较器200、双向移位寄存器202、pmos功率晶体管阵列204、pmos 辅助前馈206、负载电容器及负载电流源208、模拟前馈路径210。其中模拟前馈路径210包含由电阻器r1和电容器c1形成的无源相位引线网络。
[0030]
结合图3，所述四输入动态比较器的输入对被分成两对，主输入对1+和1
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作用和传统数字低压差线性稳压器中的动态比较器一样，辅助输入对2+和2-，所述模拟前馈路径得以直接应用于比较器的辅助输入，辅助输入差分对的大小可以不同于主输入，以调整模拟前馈路径的增益。辅助输入差分对的大小可以不同于主输入，以调整前馈路径的增益。电阻器r1和电容器c1通过辅助输入对接入到整个系统结构中，形成模拟相位超前网络
最终实现模拟补偿。
[0031]
结合图4，四输入动态比较器200包括第一晶体管q1、第二晶体管q2、第三晶体管q3、第四晶体管q4、第五晶体管q5、第六晶体管q6、第七晶体管 q7、第八晶体管q8、第九晶体管q9、第十晶体管q10、第十一晶体管q11、第十二晶体管q12、第十三晶体管q13。第九晶体管q9的栅极为动态比较器的第一输入端1+连接所述额外的模拟前馈路径中电容器c1和整个数字低压差线性稳压器的输出端v
out
相连的支路212，第十晶体管q10的栅极为动态比较器的第二输入端2+连接所述额外的前馈路径中电容器c1和电阻器r1中间的支路214，第九晶体管q9的漏极和第十晶体管q10的漏极相连，且该连接节点分别与第一晶体管q1的漏极、第七晶体管q7的源极相连，第十一晶体管q11的栅极为动态比较器的第三输入端2-连接参考电压v
ref
，第十二晶体管q12的栅极为动态比较器的第四输入端1-连接参考电压v
ref
，第十一晶体管q11的漏极和第十二晶体管q12的漏极相连，且该连接节点分别与第六晶体管q6的漏极、第八晶体管q8的源极相连，第九晶体管q9、第十晶体管q10、第十一晶体管q11、第十二晶体管q12的源极均与第十三晶体管q13的漏极连接，第一晶体管的栅极q1 与第二晶体管q2的栅极相连，第五晶体管q5的栅极与第六晶体管q6的栅极相连，第三晶体管q3的栅极和漏极分别与第七晶体管q7的栅极和漏极相连，第四晶体管q4的栅极和漏极分别与第八晶体管q8的栅极和漏极相连，第一晶体管q1、第二晶体管q2、第三晶体管q3、第四晶体管q4、第五晶体管q5、第六晶体管q6的源极连接动态比较器的工作电压v
dd
，时钟信号clk分别连接第十三晶体管q13的栅极、第一晶体管q1的栅极与第二晶体管q2的栅极的连接节点、第五晶体管q5的栅极与第六晶体管q6的栅极的连接节点，第三晶体管q3的栅极与第七晶体管q7的栅极的连接节点、第四晶体管q4的漏极与第八晶体管q8的漏极的连接节点、以及第五晶体管q5的漏极相连，且该连接节点为动态比较器的第一输出端p+接入双向移位寄存器的输入端和pmos辅助前馈中p型mos管的栅极，第四晶体管q4的栅极与第八晶体管q8的栅极的连接节点、第三晶体管q3的漏极与第七晶体管q7的漏极的连接节点、以及第二晶体管q2的漏极相连，且该连接节点为动态比较器的第二输出端p-也接入双向移位寄存器的输入端和pmos辅助前馈中p型mos管的栅极
[0032]
结合图5，双向移位寄存器202由若干串联的移位寄存单元组成，每一级移位寄存单元包括一个d触发器和一个二选一数据选择器，每一级移位寄存单元的d触发器输入端接二选一数据选择器的输出端，每一级移位寄存单元的d触发器时钟端接时钟信号，每一级移位寄存单元的时钟端接四输入动态比较器 (200)输出端，第一级移位寄存单元的二选一数据选择器的第一输入端接第一定值信号(图5显示的低电平)，最后一级移位寄存单元的二选一数据选择器的第二输入端接第二定值信号(图5显示的高电平)，第二级至最后一级的移位寄存单元的第一输入端接上一级移位寄存单元d触发器输出端，第一级至倒数第二级的移位寄存器单元的第二输入端接后一级移位寄存单元d触发器输出端，每一级移位寄存器单元d触发器输出端接pmos功率晶体管阵列(204)中相应的pmos功率晶体管。
[0033]
图2为传统的数字低压差线性稳压器等效成对应的稳态模型示意图，从图中可以看出，该等效稳态模型示意图包括比较器部分110、延迟部分delay、离散时间积分器部分112、零阶保持器部分114、一阶装置部分116，比较器部分110。比较器和双向移位寄存器之间的延迟为z-α
，其中α为比较器和寄存器之间延迟的延迟长度，取决于实际电路实现。动态
比较器被建模为一个具有零死区和时钟采样的理想继电器110。在稳态下，建立模为m的极限环振荡，假设比较器的输入是x(t)，而y(t)代表未采样的比较器输出，y’(t)代表采样的输出。在合理的精度下，x(t)可以近似为正弦函数,只要φ在(0,π/m)范围内，采样输出y’(t)将保持不变。换句话说，比较器输出的相位相对于时钟边缘被保留，或者更精确地说，从t＝0 移位一个时钟周期。比较y’(t)和x(t)之间的相位，y’(t)的主分量从x(t)偏移π/m-φ。因此，极限环振荡的频率仅由环路线性部分的相位特性决定。比较器和双向移位寄存器之间的延迟为z-α
，对应于απ/m的相移。
[0034]
双向移位寄存器的传递函数如下所示
[0035][0036]
零阶保持器的传递函数如下所示
[0037][0038]
输出级和负载的传递函数如下所示
[0039][0040]
其中k
dc
是输出级的增益，ω0是输出级的主导极点，环路线性部分的总相移在lco频率为时，计算为
[0041]
lco要想维持，就必须满足以下条件
[0042][0043]
将上述方程简化可以导出相位滞后
[0044][0045]
lco的模m仅当在的边界内时存在，也就是说只有当在此范围内对应的m才是符合的。从公式可以看出随α增加而增加，从图7 可以看出这反过来会移动和边界曲线之间的交叉点。符合的模m也会增加 (如图7中的虚线所示)。令ωs/ω0为k，从上面的等式中，也可以清楚地看出随着k的增加而增加，并且也增加了符合的模m。这意味着，如果使用大负载电容器来滤除输出纹波，lco的模m将增加，使输出纹波更加严重。为了减小lco 的振幅，必须减小符合边界范围的中的模m。本实施例提供一种补偿技术，可以通过下拉曲线来实现m的减少。
[0046]
结合图3和图6，本系统提出的补偿方案的结构和等效模型与传统数字低压差线性稳压器结构和等效模型相比，多了数字前馈补偿和模拟前馈补偿，即pmos辅助前馈206和模拟前馈路径210，对应等效模型中的放大支路130和模拟相位超前网络220。
[0047]
结合图3和图6，数字前馈补偿是通过添加pmos辅助前馈206与pmos 功率晶体管阵列204并联。数字前馈补偿在反馈回路的线性部分加一个零点，造成相位超前。数字前馈补偿后的为
[0048][0049]
与传统技术相比，数字前馈后的减少了因此m更小。数字前馈补偿方案降低了符合的模m。对于较小的电容负载(例如k＝1)，符合的模m已经可以降低到最小值1。但如果电容负载较大(例如 k＝30)，m最小只能取到2。结合图7和图8，同时存在几个不同的m使得在边界范围之内，这几个之中最小的m还可能会使得非常接近上边界，即相位裕度太小。由于噪声和干扰的普遍存在，lco的相位可能偏离其理想位置，如果从到边界的相位裕度太小，随机相位偏差会破坏此时模的lco。此种情况下，数字低压差线性稳压器的稳态输出可能表现为混沌行为。为了获得稳定的模为1时的稳态振荡，必须与边界有足够的相位裕度，必须具有尽可能少的符合的模m。
[0050]
本实施例通过模拟前馈进一步减小m。结合图3、图6，模拟前馈路径，所形成的模拟相位超前网络的传递函数如下
[0051][0052]
其中在辅助输入提供额外增益γ的情况下，比较器总输入的传递函数如下
[0053][0054]
相位滞后重新计算如下
[0055][0056]
其中，s为拉普拉斯变换中的复频率，ω1为模拟前馈中电阻器r1 和电容器c1确定的角频率，ωs为时钟信号的角频率，ω0为输出级的主极点，γ为比较器辅助输入提供的额外增益，α为比较器和寄存器之间延迟的延迟长度， m为lco的模，k为ωs/ω0，β为pmos辅助前馈中pmos管的数量。
[0057]
公式(3)中，arctan是增函数，增益为正，当越大，即γ越大，越小，m越小。
[0058]
结合图7、图8，本实施例提及的相位补偿技术和现有的数字低压差线性稳压器，在大电容负载(k＝30)时不仅可以使符合的模m降到最小整数1，而且显著增加了模1的相位裕度。具体的，结合图7，传统技术的lco的模m仅当在0《φ《π/m的边界内时存在，0到π/m就是所谓的边界，图中upper boundary 是上边界即π/m，m为1时是π、2时是π/2...，lower boundary是下边界即0。由可知，k＝ωs/ω0之后，α和k都给一个确定的值，那么只有m这一个变量，α为1和0.5时，m为1时第一项已经大于等于π了，加上第二项arctan的正值必然超过了上边界，因此此时m取不到1，lco不够小。结合图8，图中conv是传统没加补偿的曲线，digital是加数字补偿的曲线， proposed是我加上模拟补偿之后的曲线，在本实施例的技术补偿后，k＝30也可以实现m＝1。
[0059]
本实施例的工作过程具体如下：fs是时钟采样频率，为四输入动态比较器 200和所述双向移位寄存器202提供时钟信号clk。当时钟信号clk到来时，四输入动态比较器200和所述双向移位寄存器202开始工作。四输入动态比较器200的输入对被分成两对，主输入对1+和1-作用和传统数字低压差线性稳压器中的动态比较器一样，时钟信号到来时开始比较稳压器的输出v
out
和参考电压 v
ref
，以此来监测它们间的差异。此外辅助输入对2+和2-，所述模拟前馈路径得以直接应用于比较器的辅助输入，辅助输入差分对的大小可以不同于主输入，以调整模拟前馈路径的增益。经过一个时钟周期，四输入动态比较器200的输出被馈送到所述双向移位寄存器202上，通过串行输入并行输出的特性，双向移位寄存器202的输出变成若干个，以此控制要开启的pmos功率晶体管阵列204 中pmos功率晶体管的数量。负载电容器c
l
放置在稳压器输出节点处，以减小输出电压纹波。
[0060]
以上所述仅为本发明的较佳实施方式，本发明的保护范围并不以上述实施方式为限，但凡本领域普通技术人员根据本发明所揭示内容所作的等效修饰或变化，皆应纳入权利要求书中记载的保护范围内。

技术特征：
1.一种用于数字低压差线性稳压器的相位补偿系统，包括动态比较器、双向移位寄存器(202)、pmos功率晶体管阵列(204)、负载电容器及负载电流源(208)，其特征在于，还包括模拟前馈路径(210)和pmos辅助前馈(206)；模拟前馈路径(210)包括电容器(c1)和电阻器(r1)，电容器(c1)第二端连接电阻器(r1)第一端，电阻器(r1)第二端接参考电压v
ref
；所述动态比较器为四输入动态比较器(200)；电容器(c1)第一端接四输入动态比较器(200)主输入对，电容器(c1)和电阻器(r1)中间的支路接四输入动态比较器(200)辅助输入对，四输入动态比较器(200)的辅助输入差分对的大小与主输入的不同，四输入动态比较器(200)输出端分别接双向移位寄存器(202)输入端和pmos辅助前馈(206)输入端，双向移位寄存器(202)输出端接pmos功率晶体管阵列(204)输入端，pmos功率晶体管阵列(204)输出端接pmos辅助前馈(206)输出端，负载电容器及负载电流源(208)输入端接地，且输出端分别接pmos功率晶体管阵列(204)、模拟前馈路径(210)并作为系统的输出端。2.根据权利要求1所述的系统，其特征在于，模拟前馈路径(210)的信号传递函数l(s)为四输入动态比较器(200)总输入的传递函数为h(s)＝1+γl(s)
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(2)相位滞后为其中，s为拉普拉斯变换中的复频率，ω1为模拟前馈中电阻器r1和电容器c1确定的角频率，ω
s
为时钟信号的角频率，ω0为输出级的主极点，γ为比较器辅助输入提供的额外增益，α为比较器和寄存器之间延迟的延迟长度，m为lco的模，k为ω
s
/ω0，β为pmos辅助前馈中pmos管的数量。3.根据权利要求1或2所述的系统，其特征在于，所述pmos辅助前馈(206)包含若干p型mos管，p型mos管的栅极连接四输入动态比较器(200)的输出端，且漏极连接pmos功率晶体管阵列(204)中的p型mos管的漏极。4.根据权利要求3所述的系统，其特征在于，四输入动态比较器(200)包括第一晶体管(q1)、第二晶体管(q2)、第三晶体管(q3)、第四晶体管(q4)、第五晶体管(q5)、第六晶体管
(q6)、第七晶体管(q7)、第八晶体管(q8)、第九晶体管(q9)、第十晶体管(q10)、第十一晶体管(q11)、第十二晶体管(q12)、第十三晶体管(q13)；其中第九晶体管(q9)的栅极为四输入动态比较器(200)的第一输入端连接模拟前馈路径(210)中电容器(c1)和系统的输出端v
out
，第十晶体管(q10)的栅极为四输入动态比较器(200)的第二输入端连接模拟前馈路径(210)中电容器(c1)和电阻器(r1)中间的支路，第九晶体管(q9)的漏极接第十晶体管(q10)的漏极，且该连接节点分别接第一晶体管(q1)的漏极、第七晶体管(q7)的源极，第十一晶体管(q11)的栅极为四输入动态比较器(200)的第三输入端连接参考电压v
ref
，第十二晶体管(q12)的栅极为四输入动态比较器(200)的第四输入端连接参考电压v
ref
，第十一晶体管(q11)的漏极接第十二晶体管(q12)的漏极，且该连接节点分别与第六晶体管(q6)的漏极、第八晶体管(q8)的源极相连，第九晶体管(q9)、第十晶体管(q10)、第十一晶体管(q11)、第十二晶体管(q12)的源极均接第十三晶体管(q13)的漏极，第一晶体管的栅极(q1)接第二晶体管(q2)的栅极相连，第五晶体管(q5)的栅极接第六晶体管(q6)的栅极，第三晶体管(q3)的栅极和漏极分别接第七晶体管(q7)的栅极和漏极，第四晶体管(q4)的栅极和漏极分别接第八晶体管(q8)的栅极和漏极，第一晶体管(q1)、第二晶体管(q2)、第三晶体管(q3)、第四晶体管(q4)、第五晶体管(q5)、第六晶体管(q6)的源极接四输入动态比较器(200)的工作电压v
dd
，时钟信号clk分别接第十三晶体管(q13)的栅极、第一晶体管(q1)的栅极与第二晶体管(q2)的栅极的连接节点、第五晶体管(q5)的栅极与第六晶体管(q6)的栅极的连接节点，第三晶体管(q3)的栅极分别接第七晶体管(q7)的栅极的连接节点、第四晶体管(q4)的漏极与第八晶体管(q8)的漏极的连接节点、第五晶体管(q5)的漏极，且该连接节点为四输入动态比较器(200)的第一输出端接入双向移位寄存器(202)的输入端和pmos辅助前馈(206)输入端，第四晶体管(q4)的栅极分别接第八晶体管(q8)的栅极的连接节点、第三晶体管(q3)的漏极与第七晶体管(q7)的漏极的连接节点、第二晶体管(q2)的漏极，且该连接节点为四输入动态比较器(200)的第二输出端接入双向移位寄存器(202)的输入端和pmos辅助前馈(206)输入端。5.根据权利要求3所述的系统，其特征在于，双向移位寄存器(202)由若干串联的移位寄存单元组成，每一级移位寄存单元包括一个d触发器和一个二选一数据选择器，每一级移位寄存单元的d触发器输入端接二选一数据选择器的输出端，每一级移位寄存单元的d触发器时钟端接时钟信号，每一级移位寄存单元的时钟端接四输入动态比较器(200)输出端，第一级移位寄存单元的二选一数据选择器的第一输入端接第一定值信号，最后一级移位寄存单元的二选一数据选择器的第二输入端接第二定值信号，
第二级至最后一级的移位寄存单元的第一输入端接上一级移位寄存单元d触发器输出端，第一级至倒数第二级的移位寄存器单元的第二输入端接后一级移位寄存单元d触发器输出端，每一级移位寄存器单元d触发器输出端接pmos功率晶体管阵列(204)中相应的pmos功率晶体管。6.根据权利要求3所述的系统，其特征在于，pmos功率晶体管阵列(204)包括若干p型mos管，每一p型mos管的栅极分别连接双向移位寄存器(202)相应d触发器输出端，每一p型mos管的漏极连接pmos辅助前馈(206)中对应p型mos管的漏极。7.根据权利要求4所述的系统，其特征在于，第一晶体管(q1)、第二晶体管(q2)、第三晶体管(q3)、第四晶体管(q4)、第五晶体管(q5)、第六晶体管(q6)为p型mos晶体管，第七晶体管(q7)、第八晶体管(q8)、第九晶体管(q9)、第十晶体管(q10)、第十一晶体管(q11)、第十二晶体管(q12)、第十三晶体管(q13)为n型mos晶体管。

技术总结
本发明公开了一种用于数字低压差线性稳压器的相位补偿系统，包括动态比较器、双向移位寄存器、PMOS功率晶体管阵列、负载电容器及负载电流源、模拟前馈路径和PMOS辅助前馈；模拟前馈路径包括电容器和电阻器，电容器第二端连接电阻器第一端，电阻器第二端接参考电压V


技术研发人员：贺林 张俊晖 施恒壮 蔡志匡
受保护的技术使用者：南京邮电大学
技术研发日：2022.05.11
技术公布日：2022/11/1