1.本发明涉及半导体保护器件领域，尤其涉及一种低电容阵列tvs器件及其制造方法。
背景技术：2.瞬态电压抑制器(tvs)是利用pn结反向击穿特性进行电压箝位与分流浪涌电流，以抑制与消除电路系统中瞬间电压的一种实现保护功能的二极管。其具有响应速度快、瞬间过电流高等特点。在工程技术中，瞬态电压抑制二极管常用于信号端口、开关电源等领域，可以有效地降低由于雷电、电路中开关通断时感性元件产生的高压脉冲，避免高压脉冲损坏仪器设备，保障人和财产的安全。
3.随着现今科技的快速发展，集成电路不断向低电压、低功耗、高速传输的方向发展，对相应的tvs保护器件也提出了更高的性能要求，首先就是要求低电容，原因是在信号传输过程中电容相当于是一个滤波器，当电容过高会造成信号传输时出现衰减，从而造成数据丢包现象，针对usb3.0以及hdmi2.0等高速信号端口，目前对电容的需求是小于0.5pf。另外的要求就是具有较低的钳位电压，较低的钳位电压可以有效的保护后续ic不被静电所损伤，业界一般采用npn的snapback(骤回)特性来降低钳位电压。但是如果骤回电压低于工作电压，将会造成后续ic系统损坏。
4.在低电容esd保护器件的产品系列中，既有基于单个器件结构的单向或双向分立esd器件，也有一种基于器件网络的多线保护低电容esd阵列芯片。这类产品常用于针对引脚较多的高速esd保护，是一种广泛用于usb接口，hdmi接口多引脚保护的通用化产品。由于这些端口的引脚很多，若采用单向或双向esd器件会占用很大的电路板面积，因此低电容阵列芯片是很好的esd解决方案。因此针对信号端口的tvs产品需要设计一款一种低电容小骤回或者不骤回的阵列tvs产品用于静电防护。
技术实现要素：5.基于上述问题，本发明提供一种低电容阵列瞬态电压抑制器及其制造方法，旨在提供一种小骤回甚至无骤回的tvs器件，对半导体芯片进行静电防护，尤其适用于高速信号端口的静电防护芯片。
6.一种低电容阵列瞬态电压抑制器，包括：
7.衬底；
8.外延层，形成于衬底上，外延层的导电类型与衬底的导电类型不同；
9.多个预设区域，多个预设区域分别被隔离结构隔离，多个预设区域从左至右依序为：第一预设区域、第二预设区域、第三预设区域、第四预设区域和第五预设区域；
10.隔离结构，隔离结构纵向的自外延层的上表面贯穿外延层并延伸至衬底中；
11.第一预设区域和第五预设区域内依序分别包括形成于外延层内的第一p+区、第一n+区和第二p+区；
12.第二预设区域和第四预设区域内依序分别包括形成于外延层内的第二n+区、第三p+区和第三n+区；
13.第三预设区域包括：形成于外延层上的第一p型阱区、形成于第一p型阱区内的第二p型阱区、形成于第二p型阱区内的第四n+区，以及形成于第一p型阱区之内的两个分段掺杂区；两个分段掺杂区分别位于第二p型阱区的左右两侧；
14.每个分段掺杂区包括至少一个第五n+区和至少一个第四p+区，第五n+区和第四p+区沿深度方向排列设计；
15.介质层，形成于外延层的上表面，介质层中包括对应于第一预设区域、第二预设区域、第四预设区域、第五预设区域内的每个p+区和n+区的接触孔、以及对应于第三预设区域内的每个分段掺杂区和第四n+区的接触孔；
16.分段掺杂区上方的接触孔的覆盖范围涉及分段掺杂区内每一个第五n+区和第四p+区；
17.多个金属层，分别形成于每个接触孔中。
18.进一步的，还包括一埋层，形成于衬底的上表面，隔离结构纵向的自外延层的上表面贯穿外延层、埋层并延伸至衬底中。
19.进一步的，还包括：第三p型阱区，分别形成于第一预设区域和第五预设区域内的外延层中，第一p+区、第一n+区和第二p+区形成于第三p型阱区内。
20.进一步的，分段掺杂区所含的p+区和n+区的面积比例为1:1；
21.其中，分段掺杂区中具有四个第四p+区、三个第五n+区，四个第四p+区和三个第五n+区在横向方向延伸、深度方向交替排列。
22.进一步的，分段掺杂区所含的p+区和n+区的面积比例为3:1；
23.其中，分段掺杂区中具有两个第四p+区，一个第五n+区，两个第四p+区和一个第五n+区在横向方向延伸、深度方向交替排列；每个第四p+区在深度方向的宽度大于第五n+区在深度方向的宽度。
24.进一步的，分段掺杂区所含的p+区和n+区的面积比例为10:1；
25.其中，分段掺杂区中具有两个第四p+区，一个第五n+区，两个第四p+区和一个第五n+区在横向方向延伸、深度方向交替排列；每个第四p+区在深度方向的宽度大于第五n+区在深度方向的宽度；或者，
26.其中，分段掺杂区中具有八个第四p+区，一个第五n+区，第五n+区呈现丰字型，将八个第四p+区一一隔开。
27.进一步的，多个金属层分为：
28.接地端金属层，连接第一预设区域和第五预设区域中的第一p+区和第二p+区、第三预设区域中的分段掺杂区；
29.电源端金属层，连接第二预设区域和第四预设区域中的第二n+区和第三n+区、第三预设区域中的第四n+区；
30.第一金属层，连接第一端口，并连接第二预设区域中的第三p+区；
31.第二金属层，连接第二端口，并连接第四预设区域中的第三p+区。
32.进一步的，第一p型阱区完全包围第二p型阱区，第二p型阱区的杂质浓度由第一p型阱区的掺杂浓度和第二p型阱区的掺杂浓度共同决定。
33.进一步的，第一p型阱区注入元素为硼，注入剂量为5e11～9e12cm-2
，注入能量为60～100kev，注入角度为7度；
34.第二p型阱区注入元素为硼，注入剂量为1e14～8e14cm-2
，注入能量为60～100kev，注入角度为7度。
35.一种低电容阵列瞬态电压抑制器的制造方法，用于制备前述的一种低电容阵列瞬态电压抑制器，包括如下步骤：
36.步骤s1，提供一硅片衬底；
37.步骤s2，在硅片的上表面，生长形成外延层，外延层的导电类型与衬底的导电类型不同；
38.步骤s3，在硅片的外延层上表面，通过光刻、离子注入形成第一p型阱区，之后进行高温推进；
39.步骤s4，通过光刻、离子注入形成第二p型阱区，第二p型阱区形成于第一p型阱区之内，之后进行高温推进；
40.步骤s5：在硅片的上表面，通过光刻、离子注入进行n+区注入，形成第一n+区、第二n+区、第三n+区、第四n+区和第五n+区；
41.步骤s6：在硅片的上表面，通过光刻、离子注入进行p+区注入，形成第一p+区、第二p+区、第三p+区和第四p+区，之后进行退火处理，修复注入损伤；
42.步骤s7：在硅片的上表面进行涂胶、光刻、定义出硅刻蚀区域窗口，通过干法刻蚀出深槽，并在深槽内填充二氧化硅或未掺杂的多晶硅形成隔离结构；
43.步骤s8：在硅片的上表面进行介质淀积，形成介质层，通过光刻工艺、刻蚀工艺在介质层中形成接触孔；
44.步骤s9：在硅片的上表面进行金属淀积，通过光刻工艺、刻蚀工艺形成多个金属层。
45.本发明的有益技术效果在于：通过第三预设区域内分段掺杂区中的n+/p+分段设计，减小tvs器件的骤回，提供一种小骤回甚至不骤回的tvs器件。本发明的tvs器件不仅具有击穿电压和触发电压低、保护响应更快的优点；同时还具有导通电阻和钳位电压都更小的特性，对后级集成电路的保护能力更强。
附图说明
46.图1为本发明一种低电容阵列瞬态电压抑制器的一种实施方式的结构示意图；
47.图2为本发明一种低电容阵列瞬态电压抑制器的制造方法的一种实施方式的步骤s1示意图；
48.图3为本发明一种低电容阵列瞬态电压抑制器的制造方法的一种实施方式的步骤s2示意图；
49.图4为本发明一种低电容阵列瞬态电压抑制器的制造方法的一种实施方式的步骤s3示意图；
50.图5为本发明一种低电容阵列瞬态电压抑制器的制造方法的一种实施方式的步骤s4示意图；
51.图6为本发明一种低电容阵列瞬态电压抑制器的制造方法的一种实施方式的步骤
流程图；
52.图7为本发明一种低电容阵列瞬态电压抑制器的一种实施方式的n+区和p+区的版图结构；
53.图8为本发明一种低电容阵列瞬态电压抑制器的另一种实施方式的结构示意图；
54.图9为本发明一种低电容阵列瞬态电压抑制器的另一种实施方式的结构示意图；
55.图10为本发明一种低电容阵列瞬态电压抑制器的不同面积比例的n+区和p+区的版图结构；
56.图11为本发明一种低电容阵列瞬态电压抑制器的等效电路原理示意图；
57.图12为本发明一种低电容阵列瞬态电压抑制器的电流-电压曲线示意图。
58.其中，
59.1-衬底；
60.2-埋层；
61.3-外延层；
62.4-第三p型阱区；
63.5-第一p型阱区；
64.6-第二p型阱区；
65.7-p+区；
66.8-n+区；
67.9-介质层；
68.10-隔离结构；
69.11-接地端金属层；
70.12-第一金属层；
71.13-电源端金属层；
72.14-第二金属层；
具体实施方式
73.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
74.需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
75.下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
76.实施例一
77.参见图1，本发明提供一种低电容阵列瞬态电压抑制器，包括：
78.一衬底1；
79.一埋层2，形成于衬底1的上表面；埋层2的导电类型与衬底的导电类型不同；
80.一外延层3，形成于埋层2的上表面；外延层3的导电类型与衬底1的导电类型不同；即外延层3的导电类型和埋层2的导电类型相同，若衬底1为n型衬底nsub，则外延层3为p型
外延层p-epi，埋层2为p型埋层pbl；若衬底1为p型衬底psub，则外延层3为n型外延层n-epi，埋层2为n型埋层nbl；在本实施例一中，以p型衬底psub、n型外延层n-epi、n型埋层nbl为例；
81.多个预设区域，形成与外延层3中，多个预设区域分别被隔离结构10隔离；隔离结构10纵向的自外延层3的上表面贯穿外延层3、埋层2并延伸至衬底1中；在外延层3中从左至右的预设区域依序为：第一预设区域、第二预设区域、第三预设区域、第四预设区域和第五预设区域；本发明的低电容阵列瞬态电压抑制器为一个左右对称的结构，以第三预设区域为对称轴；
82.第一预设区域和第五预设区域分别包括：形成于外延层中的第三p型阱区(pw3)4，以及于第三p型阱区4内依序形成的第一p+区、第一n+区和第二p+区；
83.第二预设区域和第四预设区域分别包括：依序形成于外延层内的第二n+区、第三p+区和第三n+区；
84.第三预设区域包括：第一p型阱区(pw1)5、形成于第一p型阱区pw1内的第二p型阱区(pw2)6、形成于第二p型阱区pw2内的第四n+区；第二p型阱区pw2形成于第一p型阱区pw1内，第一p型阱区pw1完全包围第二p型阱区pw2，即第二p型阱区pw2的结深度小于第一p型阱区pw1的结深度，且第二p型阱区pw2的杂质浓度由第一p型阱区pw1的掺杂浓度和第二p型阱区pw2的掺杂浓度共同决定，第二p型阱区pw2为重掺杂区，第一p型阱区pw1为轻掺杂区；
85.第三预设区域还包括：形成于第一p型阱区pw1内的两个分段掺杂区，其中一个分段掺杂区设置于第二p型阱区pw2的左侧，另一个分段掺杂区设置于第二p型阱区pw2的右侧；分段掺杂区包括至少一个第五n+区和至少一个第四p+区；每个分段掺杂区包括至少一个第五n+区和至少一个第四p+区，所述第五n+区和所述第四p+区沿深度方向排列设计；作为优选实施方式，第五n+区和第四p+区沿深度方向依次交替排列；横向方向是指从左至右的方向，深度方向是指从前往后的方向，纵向方向是指从上之下的方向；
86.介质层9，形成于外延层的上表面，介质层9中包括对应于第一预设区域、第二预设区域、第四预设区域、第五预设区域内的每个p+区和n+区的接触孔，介质层9中包括对应于第三预设区域中的第四n+区的接触孔，对应于第三预设区域中的每个分段掺杂区的接触孔，分段掺杂区的接触孔的范围涉及分段掺杂区内每一个第五n+区和第四p+区；
87.多个金属层，分别填充于每个接触孔，金属层包括：
88.接地端金属层(gnd)11，第一预设区域和第五预设区域中的第一p+区和第二p+区、第三预设区域中的分段掺杂区与接地端金属层(gnd)11连接；
89.电源端金属层(vcc)13，第二预设区域和第四预设区域中的第二n+区和第三n+区、第三预设区域中的第四n+区与电源端金属层(vcc)13连接；
90.第一金属层12，连接第一端口io1，第二预设区域中的第三p+区与第一金属层12连接；
91.第二金属层14，连接第二端口io2，第四预设区域中的第三p+区与第一金属层12连接。
92.具体的，n+区8包括第一n+区、第二n+区、第三n+区、第四n+区和第五n+区。
93.具体的，p+区7包括第一p+区、第二p+区、第三p+区和第四p+区。
94.作为优选的实施方式，衬底1为p型衬底psub，使用p型重掺杂衬底硅片，电阻率为0.01～0.1ω*cm，离子注入锑或者砷，注入能量为60～100kev，注入剂量5e14～8e15cm-2
，注
入角度为7度。
95.作为优选的实施方式，外延层3为n型外延层n-epi，n-型外延层生长掺入磷或砷杂质，其电阻率为50～300ω*cm，外延厚度6～15μm。
96.作为优选的实施方式，第三p型阱区pw3，注入元素为硼，注入剂量为1e12～8e13cm-2
，注入能量为60～100kev，注入角度为7度。
97.作为优选的实施方式，第一p型阱区pw1，注入元素为硼，注入剂量为5e11～9e12cm-2
，注入能量为60～100kev，注入角度为7度。
98.作为优选的实施方式，第二p型阱区pw2，注入元素为硼，注入剂量为1e14～8e14cm-2
，注入能量为60～100kev，注入角度为7度。
99.作为优选的实施方式，所有n+区，即n+区8，即第一n+区、第二n+区、第三n+区、第四n+区和第五n+区注入元素为磷或砷，注入剂量为2e15～1e16cm-2
，注入能量为80～120kev。
100.作为优选的实施方式，所有p+区即p+区7，即第一p+区、第二p+区、第三p+区和第四p+区注入元素为硼或二氟化硼，注入剂量为1e15～8e15cm-2
，注入能量为40～80kev。
101.作为优选的实施方式，隔离结构10由深槽中填充二氧化硅或未掺杂的多晶硅形成。隔离结构10的深度范围为9～20μm，隔离结构10的宽度为1～2μm。
102.作为优选的实施方式，介质层9可以是氧化层，也可以是硼磷玻璃，也可以是多层绝缘膜质形成的复合层。
103.作为优选的实施方式，金属层的金属可以是纯铝，也可以是铝硅化合物；更为优选的，金属为三层复合结构，从下往上依次为钛、氮化钛、铝硅铜三层结构，优选的，其中钛厚度为氮化钛厚度为铝硅铜厚度为2～4μm。
104.参加图7，图7展示了通过工艺制作的n+区和p+区的版图结构，主要改进点在于分段掺杂区，在第一预设区域、第二预设区域、第四预设区域以及第五预设区域中的n+区和p+区在对应区域内深度方向延伸、横向排列，第三预设区域内的第四n+区深度方向延伸，第三预设区域内的每个分段掺杂区中，第五n+区和第四p+区横向方向延伸、深度方向交替排列。
105.在本实施例中采用如下步骤制备得到上述的一种低电容阵列瞬态电压抑制器。
106.参见图2，步骤s1：提供一衬底1，优选的，衬底1为p型衬底pub，p型衬底psub为重掺杂硅片，在其上表面生长一层薄氧化层，然后进行n型离子注入，形成n型埋层nbl，以防止后续热过程使得衬底1中的硼杂质向上扩散到外延层3中，再将表面薄氧化层用湿法腐蚀工艺的方式去除。
107.优选的，p型衬底pub的电阻率为0.01～0.1ω*cm，薄氧化层生长厚度为n型离子注入为锑或者砷，注入能量为60～100kev，注入剂量5e14～8e15cm-2
，注入角度为7度，n型离子注入后，再进行热过程推进，形成n型埋层nbl，热过程推进在在炉管中进行，推进温度1050℃～1200℃，推进时间60～120分钟。
108.参见图3，步骤s2：在硅片的上表面，生长外延层3，具体的，生长形成n型外延层n-epi。
109.优选的，n型外延层n-epi的掺杂元素为磷元素或砷元素，外延层3的电阻率为50～300ω*cm，外延层3的厚度为6～15μm。
110.参见图4，步骤s3：在硅片的外延层3表面，依次进行第三p型阱区pw3光刻、离子注
入形成第三p型阱区pw3，第一p型阱区pw1光刻、离子注入形成第一p型阱区pw1，于离子注入后进行高温推进。
111.优选的，第三p型阱区pw3离子注入元素为硼元素，注入剂量为1e12～8e13cm-2
，注入能量为60～100kev，注入角度为7度。
112.优选的，第一p型阱区pw1离子注入元素为硼元素，注入剂量为5e11～9e12cm-2
，注入能量为60～100kev，注入角度为7度。
113.优选的，步骤s3中的高温推进在炉管中进行，推进温度为1000～1150℃，推进时间为60～360分钟。
114.参见图5，步骤s4：进行第二p型阱区pw2光刻、离子注入形成第二p型阱区pw2，第二p型阱区pw2形成于第一p型阱区pw1之内，于离子注入后进行高温推进。
115.具体的，第二p型阱区pw2形成于第一p型阱区pw1之内，第一p型阱区pw1完全包围第三p型阱区pw3，即第二p型阱区pw2的结深度小于第一p型阱区pw1的结深度，且第二p型阱区pw2的杂质浓度由第一p型阱区pw1的掺杂浓度和第二p型阱区pw2的掺杂浓度共同决定
116.优选的，第二p型阱区pw2离子注入元素为硼元素，注入剂量为1e14～8e14cm-2
，注入能量为60～100kev，注入角度为7度。
117.优选的，步骤s4中的高温推进在炉管中进行，推进温度为1000～1150℃，推进时间为60～360分钟。
118.步骤s5：在硅片的上表面，通过光刻、离子注入工艺进行n+区选择性注入。
119.具体的，n+区8包括上述的第一n+区、第二n+区、第三n+区、第四n+区和第五n+区。
120.优选的，每个n+区的注入元素为磷元素或砷元素，注入剂量为2e15～1e16cm-2
，注入能量为80～120kev。
121.步骤s6：在硅片的上表面，通过光刻、离子注入工艺进行p+区选择性注入，然后进行退火，修复注入损伤。
122.具体的，p+区7包括上述的第一p+区、第二p+区、第三p+区、和第四p+区。
123.优选的，每个p+区的注入硼元素或二氟化硼，注入剂量为1e15～8e15cm-2
，注入能量为40～80kev。
124.在步骤s6中的退火工艺可以使用炉管工艺，优选退火温度850℃～950℃，退火时间30～60分钟。或者，在步骤s6中的退火工艺也可以使用快速热退火工艺，快速热退火温度优选为950～1050℃，快速热退火时间优选为10～30秒。
125.步骤s7：在硅片的上表面进行涂胶、光刻、定义出硅刻蚀区域窗口，然后通过干法刻蚀，刻出深槽，并在深槽内填充二氧化硅或未掺杂的多晶硅形成隔离结构10，然后将正面多余的氧化层去除。
126.隔离结构10纵向的自外延层3的上表面贯穿外延层3、埋层2并延伸至衬底1中，即隔离结构10的深度大于外延层3和埋层2的深度之和。
127.隔离结构10的深度范围为9～20μm，隔离结构10的宽度为1～2μm。
128.步骤s8：在硅片的上表面进行介质淀积，形成介质层9，通过光刻工艺、刻蚀工艺在介质层9中形成接触孔。
129.优选的，介质层(9)可以是氧化层，也可以是硼磷玻璃，也可以是多层绝缘膜质形成的复合层。
130.步骤s9：在硅片的上表面进行金属淀积，通过光刻工艺、刻蚀工艺形成多个相应的金属层。
131.具体的，金属层包括：
132.接地端金属层(gnd)11，第一预设区域和第五预设区域中的第一p+区和第二p+区、第三预设区域中的分段掺杂区与接地端金属层(gnd)11连接；
133.电源端金属层(vcc)13，第二预设区域和第四预设区域中的第二n+区和第三n+区、第三预设区域中的第四n+区与电源端金属层(vcc)13连接；
134.第一金属层12，连接第一端口io1，第二预设区域中的第三p+区与第一金属层12连接；
135.第二金属层14，连接第二端口io2，第四预设区域中的第三p+区与第二金属层14连接。
136.优选的，金属层的金属可以是纯铝，也可以是铝硅化合物；更为优选的，金属为三层复合结构，从下往上依次为钛、氮化钛、铝硅铜三层结构，优选的，其中钛厚度为氮化钛厚度为铝硅铜厚度为2～4μm。
137.实施例二
138.本实施例与实施例一的结构和制备方法近似，本实施例和实施例一具有如下区别：
139.参见图8，去掉第一预设区域和第五预设区域的第三p型阱区pw3。器件实现的功能几乎不变，以获得本实施例。在本实施例中，可以节约一块光刻板，从而节约生产成本。
140.本实施例的一种低电容阵列瞬态电压抑制器，包括：
141.一衬底1；
142.一埋层2，形成于衬底1的上表面；埋层2的导电类型与衬底的导电类型不同；
143.一外延层3，形成于埋层2的上表面；外延层3的导电类型与衬底1的导电类型不同；即外延层3的导电类型和埋层2的导电类型相同，若衬底1为n型衬底nsub，则外延层3为p型外延层p-epi，埋层2为p型埋层pbl；若衬底1为p型衬底psub，则外延层3为n型外延层n-epi，埋层2为n型埋层nbl；
144.多个预设区域，形成与外延层3中，多个预设区域分别被隔离结构10隔离；隔离结构10纵向的自外延层3的上表面贯穿外延层3、埋层2并延伸至衬底1中；在外延层3中从左至右的预设区域依序为：第一预设区域、第二预设区域、第三预设区域、第四预设区域和第五预设区域；本发明的低电容阵列瞬态电压抑制器为一个左右对称的结构，以第三预设区域为对称轴；
145.第一预设区域和第五预设区域分别包括：依序形成于外延层内的第一p+区、第一n+区和第二p+区；
146.第二预设区域和第四预设区域分别包括：依序形成于外延层内的第二n+区、第三p+区和第三n+区；
147.第三预设区域包括：第一p型阱区pw1、形成于第一p型阱区pw1内的第二p型阱区pw2、形成于第二p型阱区pw2内的第四n+区；第二p型阱区pw2形成于第一p型阱区pw1内，第一p型阱区pw1完全包围第二p型阱区pw2，即第二p型阱区pw2的结深度小于第一p型阱区pw1的结深度，且第二p型阱区pw2的杂质浓度由第一p型阱区pw1的掺杂浓度和第二p型阱区pw2
的掺杂浓度共同决定，第二p型阱区pw2为重掺杂区，第一p型阱区pw1为轻掺杂区；
148.第三预设区域还包括：形成于第一p型阱区pw1内的两个分段掺杂区，其中一个分段掺杂区设置于第二p型阱区pw2的左侧，另一个分段掺杂区设置于第二p型阱区pw2的右侧；分段掺杂区包括至少一个第五n+区和至少一个第四p+区；每个分段掺杂区包括至少一个第五n+区和至少一个第四p+区，所述第五n+区和所述第四p+区沿深度方向排列设计；作为优选实施方式，第五n+区和第四p+区沿深度方向依次交替排列；横向方向是指从左至右的方向，纵向方向是指从上至下的方向，深度方向是指从前往后的方向；
149.介质层9，形成于外延层的上表面，介质层9中包括对应于第一预设区域、第二预设区域、第四预设区域、第五预设区域内的每个p+区和n+区的接触孔；介质层9中包括对应于第三预设区域中的第四n+区的接触孔，对应于第三预设区域中的两个分段掺杂区的接触孔，分段掺杂区的接触孔的范围涉及分段掺杂区内每一个第五n+区和第四p+区；
150.多个金属层，分别填充于每个接触孔，金属层包括：
151.接地端金属层(gnd)11，第一预设区域和第五预设区域中的第一p+区和第二p+区、第三预设区域中的分段掺杂区与接地端金属层(gnd)11连接；
152.电源端金属层(vcc)13，第二预设区域和第四预设区域中的第二n+区和第三n+区、第三预设区域中的第四n+区与电源端金属层(vcc)13连接；
153.第一金属层12，连接第一端口io1，第二预设区域中的第三p+区与第一金属层12连接；
154.第二金属层14，连接第二端口io2，第四预设区域中的第三p+区与第一金属层12连接。
155.在制备方法中，步骤s3中不再进行第三p型阱区pw3光刻、离子注入形成第三p型阱区pw3。
156.其他结构和方法步骤与上述各实施例1相同或相近，在此不再赘述。
157.实施例三
158.本实施例和上述实施例具有如下区别：
159.参见图9，去掉第一预设区域和第五预设区域的第三p型阱区pw3，同时去掉埋层2。器件实现的功能几乎不变，以获得本实施例。在本实施例中，需要增加外延层3的厚度。
160.本实施例的一种低电容阵列瞬态电压抑制器，包括：
161.一衬底1；
162.一外延层3，形成于衬底1的上表面；外延层3的导电类型与衬底1的导电类型不同；若衬底1为n型衬底nsub，则外延层3为p型外延层p-epi；若衬底1为p型衬底psub，则外延层3为n型外延层n-epi；
163.多个预设区域，形成与外延层3中，多个预设区域分别被隔离结构10隔离；隔离结构10纵向的自外延层3的上表面贯穿外延层3、埋层2并延伸至衬底1中；在外延层3中从左至右的预设区域依序为：第一预设区域、第二预设区域、第三预设区域、第四预设区域和第五预设区域；本发明的低电容阵列瞬态电压抑制器为一个左右对称的结构，以第三预设区域为对称轴；
164.第一预设区域和第五预设区域分别包括：依序形成于外延层内的第一p+区、第一n+区和第二p+区；
165.第二预设区域和第四预设区域分别包括：依序形成于外延层内的第二n+区、第三p+区和第三n+区；
166.第三预设区域包括：第一p型阱区pw1、形成于第一p型阱区pw1内的第二p型阱区pw2、形成于第二p型阱区pw2内的第四n+区；第二p型阱区pw2形成于第一p型阱区pw1内，第一p型阱区pw1完全包围第二p型阱区pw2，即第二p型阱区pw2的结深度小于第一p型阱区pw1的结深度，且第二p型阱区pw2的杂质浓度由第一p型阱区pw1的掺杂浓度和第二p型阱区pw2的掺杂浓度共同决定，第二p型阱区pw2为重掺杂区，第一p型阱区pw1为轻掺杂区；
167.第三预设区域还包括：形成于第一p型阱区pw1内的两个分段注入区，其中一个分段掺杂区设置于第二p型阱区pw2的左侧，另一个分段掺杂区设置于第二p型阱区pw2的右侧；分段掺杂区包括至少一个第五n+区和至少一个第四p+区；每个分段掺杂区包括至少一个第五n+区和至少一个第四p+区，所述第五n+区和所述第四p+区沿深度方向排列设计；作为优选实施方式，第五n+区和第四p+区沿深度方向依次交替排列；横向方向是指从左至右的方向，因而纵向方向是指从上往下的方向，深度方向是指从前往后的方向；
168.介质层9，形成于外延层的上表面，介质层9中包括对应与第一预设区域、第二预设区域、第四预设区域、第五预设区域内的每个p+区和n+区的接触孔；介质层9中包括对应于第三预设区域中的第四n+区的接触孔，分别对应于第三预设区域中的两个分段掺杂区的接触孔，分段掺杂区的接触孔的范围涉及分段掺杂区内每一个第五n+区和第四p+区；
169.多个金属层，分别填充于每个接触孔，金属层包括：
170.接地端金属层(gnd)11，第一预设区域和第五预设区域中的第一p+区和第二p+区、第三预设区域中的分段掺杂区与接地端金属层(gnd)11连接；
171.电源端金属层(vcc)13，第二预设区域和第四预设区域中的第二n+区和第三n+区、第三预设区域中的第四n+区与电源端金属层(vcc)13连接；
172.第一金属层12，连接第一端口io1，第二预设区域中的第三p+区与第一金属层12连接；
173.第二金属层14，连接第二端口io2，第四预设区域中的第三p+区与第一金属层12连接。
174.在制备方法中，步骤s1中不再进行n型离子注入，形成n型埋层nbl这一步骤。同时，在制备方法中，步骤s3中不再进行第三p型阱区pw3光刻、离子注入形成第三p型阱区pw3。
175.其他结构和制备方法步骤与上述各实施例1相同或相近，在此不再赘述。
176.实施例四
177.本实施例和上述实施例具有如下区别：
178.衬底1改为n型衬底nsub，埋层2改为p型埋层pbl，外延层3改为p型外延层p-epi，以获得本实施例。
179.其他结构和制备方法与上述各实施例相同或相近，在此不再赘述。
180.实施例五
181.本实施例和上述实施例具有如下区别：
182.参见图10，通过改变分段掺杂区中的p+区和n+区的面积比例，以得到不同的骤回电压值。
183.优选的，p+区和n+区的面积比例的改变通过改变第四p+区和第五n+区形成的分段
掺杂区的版图来实现。
184.优选的，p+区和n+区的面积比例为1:1、3:1或者10:1。
185.优选的，当p+区和n+区的面积比例为1:1时，作为一种优选实施方式，每个分段掺杂区中第四p+区具有四个，第五n+区具有三个，四个第四p+区和三个第五n+区横向延伸、纵向交替排列。
186.优选的，当p+区和n+区的面积比例为3:1时，作为一种优选实施方式，每个分段掺杂区中第四p+区具有二个，第五n+区具有一个，二个第四p+区和一个第五n+区横向延伸、纵向交替排列，且每个第四p+区的面积大于第五n+区的面积。
187.优选的，当p+区和n+区的面积比例为10:1时，作为一种优选实施方式，每个分段掺杂区中第四p+区具有二个，第五n+区具有一个，二个第四p+区和一个第五n+区横向延伸、纵向交替排列，且每个第四p+区的面积大于第五n+区的面积。
188.优选的，当p+区和n+区的面积比例为10:1时，作为另一种优选实施方式，每个分段掺杂区中第五n+区为一个，呈现丰字型，并将八个第四p+区一一隔开。
189.除了上述的优选方式之外，还可以设置p+区和n+区的其它面积比例，以及设计分段掺杂区的版图的其它形式来达到目的。
190.其他结构和上述各实施例相同，制造方法也相同。
191.电路原理
192.参见图11，使用本发明的各实施例具有类似或相同的电路原理图，包括：
193.第一二极管d1，位于第二预设区域，第一二极管d1的正向电极连接至第一端口io1，第一二极管d1的负向电极连接至电源端金属层13；
194.第二二极管d2，位于第四预设区域，第二二极管d2的正向电极连接至第二端口io2，第二二极管d2的负向电极连接至电源端金属层13；
195.第三二极管d3，位于第一预设区域，第三二极管d3的负向电极连接至第一端口io1，第三二极管d3的正向电极连接至接地端金属层11；
196.第四二极管d4，位于第五预设区域，第四二极管d4的负向电极连接至第二端口io2，第四二极管d4的正向电极连接至接地端金属层11；
197.双极性晶体管tvs，位于第三预设区域，双极性晶体管tvs的基极通过电阻r
pw1
连接双极性晶体管tvs的集电极，双极性晶体管tvs的集电极连接至接地端金属层11，双极性晶体管tvs的发射极连接至电源端金属层13。
198.参见图11，双极性晶体管tvs为npn型。
199.参见图12，常规的小骤回tvs器件，在其应用时，钳位电压会骤回到5v左右，这样作为5v应用端口保护时，其钳位电压有可能低于工作电压vcc，存在风险。本发明实施例在传输线脉冲(tlp)测试时，io-io典型曲线如下，其具有小骤回(或者不骤回)的特性，因而可以防止钳位电压低于vcc，有效提升静电防护的可靠性。并且在大电流下，本发明实施例的钳位电压小于常规npn的钳位电压。
200.以下对本发明的技术特征和优点进行详细的说明：
201.(1)本结构的tvs管是由vcc端n+区/pw2/pw1/接地端n+组成的双极性晶体管，tvs的基区，即第二p型阱区pw2和第一p型阱区pw1通过通过接地端p+区(7)引出到地，接地端金属层11下面的部分采用了n+/p+分段的设计并被接地端金属层11短路引出，其中，第二p型
阱区pw2的掺杂浓度较高，相应的pn结的击穿电压可以控制的很低。当电源的电压大于n+区于第二p型阱区pw2的结耐压时，该pn结被击穿，通过采用n+/p+分段结构的设计，pn结碰撞电离产生的空穴电流可以沿着第一p型阱区pw1和第二p型阱区pw2被接地端的p+区(7)抽走，从而不会在接地端的n+区与第一p型阱区pw1这个pn结上产生压降。抑制了接地端的n+区往第一p型阱区pw1注入电子所带来的npn电导调制效应，从而起到了较小骤回甚至不骤回的设计需求。综上，本发明tvs器件不仅具有击穿电压和触发电压低、保护响应更快的优点；同时还具有导通电阻和钳位电压都更小的特性，对后级集成电路的保护能力更强。
202.(2)本发明所采用的n+/p+分段排布的方案，随着p+区所占比例的增加会使得器件的骤回幅度由大变小，因此可通过控制n+/p+比例来获得所需的特性。
203.(3)本发明所用衬底的掺杂类型与外延的掺杂类型相反，同时增加隔离槽，可以保证端口io之间(io1-io2或io2-io1)处于隔离状态，即使接地端浮空时，器件也能正常工作，保护范围更广，在电路中的应用也更为灵活。
204.(4)本发明中包含两种二极管：第一种从io端到vcc端的二极管，是由p+区、外延层n-epi、n+区形成，由于外延层3为高阻外延，因此p+与之形成的空间电荷区较宽，此种二极管的电容得以降低。第二种从地端(gnd)到io端的二极管，是由p+区、第三p型阱区pw1、n+区形成，第三p型阱区pw1为轻掺杂，因此n+区与之形成的空间电荷区较宽，此种二极管的电容也得以降低，器件整体的电容也因此降低。
205.以上仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。
技术特征：1.一种低电容阵列瞬态电压抑制器，其特征在于，包括：衬底；外延层，形成于所述衬底上，所述外延层的导电类型与所述衬底的导电类型不同；多个预设区域，多个所述预设区域分别被隔离结构隔离，多个预设区域从左至右依序为：第一预设区域、第二预设区域、第三预设区域、第四预设区域和第五预设区域；隔离结构，所述隔离结构纵向的自所述外延层的上表面贯穿所述外延层并延伸至所述衬底中；所述第一预设区域和所述第五预设区域内依序分别包括形成于所述外延层内的第一p+区、第一n+区和第二p+区；所述第二预设区域和所述第四预设区域内依序分别包括形成于所述外延层内的第二n+区、第三p+区和第三n+区；所述第三预设区域包括：形成于所述外延层上的第一p型阱区、形成于所述第一p型阱区内的第二p型阱区、形成于所述第二p型阱区内的第四n+区，以及形成于所述第一p型阱区之内的两个分段掺杂区；两个分段掺杂区分别位于所述第二p型阱区的左右两侧；每个分段掺杂区包括至少一个第五n+区和至少一个第四p+区，所述第五n+区和所述第四p+区沿深度方向排列设计；介质层，形成于所述外延层的上表面，介质层中包括对应于第一预设区域、第二预设区域、第四预设区域、第五预设区域内的每个p+区和n+区的接触孔、以及对应于第三预设区域内的每个分段掺杂区和第四n+区的接触孔；所述分段掺杂区上方的接触孔的覆盖范围涉及分段掺杂区内每一个第五n+区和第四p+区；多个金属层，分别形成于每个接触孔中。2.如权利要求1所述的一种低电容阵列瞬态电压抑制器，其特征在于，还包括一埋层，形成于所述衬底的上表面，所述隔离结构纵向的自所述外延层的上表面贯穿所述外延层、所述埋层并延伸至所述衬底中。3.如权利要求1所述的一种低电容阵列瞬态电压抑制器，其特征在于，还包括：第三p型阱区，分别形成于所述第一预设区域和所述第五预设区域内的所述外延层中，所述第一p+区、所述第一n+区和所述第二p+区形成于所述第三p型阱区内。4.如权利要求1所述的一种低电容阵列瞬态电压抑制器，其特征在于，所述分段掺杂区所含的p+区和n+区的面积比例为1:1；其中，所述分段掺杂区中具有四个所述第四p+区、三个所述第五n+区，四个所述第四p+区和三个所述第五n+区在横向方向延伸、深度方向交替排列。5.如权利要求4所述的一种低电容阵列瞬态电压抑制器，其特征在于，所述分段掺杂区所含的p+区和n+区的面积比例为3:1；其中，所述分段掺杂区中具有两个所述第四p+区，一个所述第五n+区，两个所述第四p+区和一个所述第五n+区在横向方向延伸、深度方向交替排列；每个第四p+区在深度方向的宽度大于所述第五n+区在深度方向的宽度。6.如权利要求4所述的一种低电容阵列瞬态电压抑制器，其特征在于，所述分段掺杂区所含的p+区和n+区的面积比例为10:1；
其中，所述分段掺杂区中具有两个所述第四p+区，一个所述第五n+区，两个所述第四p+区和一个所述第五n+区在横向方向延伸、深度方向交替排列；每个第四p+区在深度方向的宽度大于所述第五n+区在深度方向的宽度；或者，其中，所述分段掺杂区中具有八个所述第四p+区，一个所述第五n+区，所述第五n+区呈现丰字型，将八个所述第四p+区一一隔开。7.如权利要求1所述的一种低电容阵列瞬态电压抑制器，其特征在于，多个所述金属层分为：接地端金属层，连接所述第一预设区域和所述第五预设区域中的所述第一p+区和所述第二p+区、所述第三预设区域中的所述分段掺杂区；电源端金属层，连接所述第二预设区域和所述第四预设区域中的所述第二n+区和所述第三n+区、所述第三预设区域中的所述第四n+区；第一金属层，连接第一端口，并连接所述第二预设区域中的所述第三p+区；第二金属层，连接第二端口，并连接所述第四预设区域中的所述第三p+区。8.如权利要求1所述的一种低电容阵列瞬态电压抑制器，其特征在于，第一p型阱区完全包围第二p型阱区，第二p型阱区的杂质浓度由第一p型阱区的掺杂浓度和第二p型阱区的掺杂浓度共同决定。9.如权利要求1所述的一种低电容阵列瞬态电压抑制器，其特征在于：所述第一p型阱区注入元素为硼，注入剂量为5e11～9e12cm-2
，注入能量为60～100kev，注入角度为7度；所述第二p型阱区注入元素为硼，注入剂量为1e14～8e14cm-2
，注入能量为60～100kev，注入角度为7度。10.一种低电容阵列瞬态电压抑制器的制造方法，其特征在于，用于制备如权利要求1所述的一种低电容阵列瞬态电压抑制器，包括如下步骤：步骤s1，提供一硅片衬底；步骤s2，在硅片的上表面，生长形成外延层，所述外延层的导电类型与所述衬底的导电类型不同；步骤s3，在硅片的所述外延层上表面，通过光刻、离子注入形成所述第一p型阱区，之后进行高温推进；步骤s4，通过光刻、离子注入形成所述第二p型阱区，第二p型阱区形成于第一p型阱区之内，之后进行高温推进；步骤s5：在硅片的上表面，通过光刻、离子注入进行n+区注入，形成所述第一n+区、所述第二n+区、所述第三n+区、所述第四n+区和所述第五n+区；步骤s6：在硅片的上表面，通过光刻、离子注入进行p+区注入，形成所述第一p+区、所述第二p+区、所述第三p+区和所述第四p+区，之后进行退火处理，修复注入损伤；步骤s7：在硅片的上表面进行涂胶、光刻、定义出硅刻蚀区域窗口，通过干法刻蚀出深槽，并在深槽内填充二氧化硅或未掺杂的多晶硅形成所述隔离结构；步骤s8：在硅片的上表面进行介质淀积，形成所述介质层，通过光刻工艺、刻蚀工艺在介质层中形成所述接触孔；步骤s9：在硅片的上表面进行金属淀积，通过光刻工艺、刻蚀工艺形成多个所述金属层。
技术总结本发明提供一种低电容阵列瞬态电压抑制器及其制造方法，多个预设区域从左至右依序为：第一预设区域、第二预设区域、第三预设区域、第四预设区域和第五预设区域；第三预设区域包括形成于外延层上的第一P型阱区，以及形成于第一P型阱区之内的两个分段掺杂区，每个分段掺杂区包括至少一个第五N+区和至少一个第四P+区，第五N+区和第四P+区沿深度方向排列设计，介质层中包括对应于第三预设区域内的每个分段掺杂区和第四N+区的接触孔，分段掺杂区上方的接触孔的覆盖范围涉及分段掺杂区内每一个第五N+区和第四P+区。提供一种小骤回或不骤回、导通电阻和钳位电压都更小的TVS器件。导通电阻和钳位电压都更小的TVS器件。导通电阻和钳位电压都更小的TVS器件。
技术研发人员：李佳豪 蒋骞苑 赵德益 吕海凤 张啸 王允 郝壮壮 胡亚莉 张彩霞 苏海伟
受保护的技术使用者：上海维安半导体有限公司
技术研发日：2022.07.05
技术公布日：2022/11/1
