新型三元静态存储电路及其读出电路

1.本发明属于三元静态存储技术领域，具体涉及一种新型三元静态存储电路及其读出电路。


背景技术：

2.多值逻辑作为一种超越摩尔定律微缩极限的方案，在提高集成度方面有显著优势。其中的三元逻辑有别于常用的二值逻辑方案，它可以同时提供
‘0’
，
‘1’
，
‘2’
。更小的存储密度和存储更多数据的优势，使得三元逻辑在超低功耗的语音识别等场景下得到了广泛的应用。
3.2010年第53届ieee国际中西部电路与系统研讨会上，zafrullah kamar的论文“noise margin-optimized ternary cmos sram delay and sizing characteristics”，公开了一种新的三值逻辑存储电路，能够存储0、vdd/2、vdd三个状态。
4.2021年第18届国际soc设计会议(isocc)上，minjeong choi的论文“ternary sense amplifier design for ternary sram”，公布了可用于前述三值逻辑存储电路的放大读出电路。
5.存储电路部分如图3所示，pmos晶体管m1、m3与nmos晶体管m2、m4，构成三值反相器(sti)i1。pmos晶体管m7、m9与nmos晶体管m8、m10，构成三值反相器i2，位置相对的晶体管参数一致。以三值反相器i1为例，m1、m2分别为强上拉与强下拉，通过调节m3、m4传输门逻辑的宽长比保证节点在任何时候都可以被弱驱动到vdd/2。nmos晶体管m5、m6，栅极由wwl信号控制，进行三元逻辑的写入。
6.当tlp输入0/vdd，tlp输入vdd/0时，三值反相器互锁结构中的强上拉与强下拉实现一对逻辑互补数据的存储。当tlp输入vdd/2，tln输入vdd/2时，vdd/2作为后级高阈值管的栅驱动，栅源电压均低于晶体管阈值，节点电压由传输门逻辑m3、m4，m8、m9保持在vdd/2。由此，实现0、vdd/2、vdd数据的存储。
7.读出电路部分如图4所示，pmos晶体管m1、m3与nmos晶体管m2、m4，构成三值反相器i1。pmos晶体管m5、m8与nmos晶体管m6、m7，构成三值反相器i2，位置对应的晶体管参数一致。i1、i2的首尾端口分别连接到outp、outn。pmos晶体管m9、m10，栅极由se信号控制，可以将输出节点outp、outn的预充电到vdd。pmos晶体管m11、m12、m13，栅极由precharge信号控制，可以在读出前将来差分输入预充电到vdd/2，并保证tlp、tln电平相等。nmos晶体管m14、m15构成一对差分输入。nmos晶体管m16，栅极由se信号控制，作为尾电流源。
8.在se信号由0跳变为1电路进行读出前，m9、m10将outp、outn始终预充电至vdd，m11、m12将tlp、tln预充至vdd/2。存储电路wwl控制读开启，tlp、tln上数据与存储节点相同。在se信号由0跳变为1电路进行读出后，当差分输入信号为vdd/0时，电压更高的一侧控制输出信号outp或outn从vdd更快放电到0，引起三值反相器i1、i2正反馈，将输出信号outp/outn节点锁在0/vdd。当差分输入信号均为vdd/2时，输出信号上拉路径的晶体管m9、m10关断，通过m2、m6放电，输出电平最终保持在vdd/2上。
9.在存储电路设计方面，现有技术利用互锁的三值反相器的正反馈特性以及高阈值管特性，实现稳定存储0、vdd。利用传输门逻辑在任意时刻导通的特性，在不触发反相器互锁结构时，实现稳定存储vdd/2。但也存在较多缺点：
10.传输门逻辑任意导通的特性使得在存储0、vdd时，始终有从vdd到vdd/2，vdd/2到0的低阻通路，持续的短路电流造成的短路功耗极大。vdd/2端口的引入，也将增加额外的走线面积，版图级存储阵列的布局布线复杂度提高。
11.为了避免在存储vdd/2时引发后级晶体管误翻转，需要晶体管阈值大于vdd/2，必然导致该级晶体管的噪声容限极低，稳定性差，容易受噪声、失配等因素的影响。这也导致晶体管选型只能集中于高阈值的晶体管，该类晶体管导通速度较慢，使得三元逻辑存储单元无法应用于高速场景。
12.在读出电路设计方面，现有技术同样利用互锁的三值反相器的正反馈特性以及高阈值管特性，将输出信号稳定在0、vdd/2、vdd三个模拟状态下。
13.由于都采用了三元反相器，读出电路继承了存储电路在功耗、速度、抗噪声方面的所有缺点。在预充电时，在预充管与三元反相器下拉管之间，就始终存在vdd到gnd的低阻通路，短路电流极大。在读出0、vdd状态时，在三元反相器内部也存在低阻通路，短路功耗极大。在读出vdd/2时，静态功耗也较为显著。
14.在输入输出节点进行多级充电的本质也是为了保证vdd/2电压的品质，由此导致读出电路的复杂度较高、电路面积较大。


技术实现要素：

15.本发明是为解决上述问题而进行的，目的在于提供一种功耗更小、存储读取速度更快、电路面积更小的新型三元静态存储电路及其读出电路，本发明采用了如下技术方案：
16.本发明提供了一种新型三元静态存储电路，其特征在于，包括：两个交叉耦合的反相器；写入控制开关，分别与两个所述反相器及写字线连接；以及充放电控制模块，分别与两个所述反相器、电源及地线连接，其中，两个所述反相器的输入端分别作为left节点和right节点，所述新型三元静态存储电路以所述left节点和所述right节点存储的数字量表征三个状态，所述充放电控制模块包括：充电控制逻辑，用于控制所述反相器与所述电源之间的上拉充电路径的开启及关断；以及放电控制逻辑，用于控制所述反相器与所述地线之间的下拉放电路径的开启及关断。
17.本发明提供的新型三元静态存储电路，还可以具有这样的技术特征，其中，一个所述反相器包括：pmos晶体管m1与nmos晶体管m2，另一个所述反相器包括：pmos晶体管m3与nmos晶体管m4，所述写入控制开关包括：nmos晶体管m5、nmos晶体管m6、pmos晶体管m7、pmos晶体管m8，所述充电控制逻辑包括：pmos晶体管m9、pmos晶体管m10、nmos晶体管m11以及pmos晶体管m12，所述放电控制逻辑包括：nmos晶体管m13、nmos晶体管m14，所述pmos晶体管m1的栅极与所述nmos晶体管m2的栅极相连并连接至所述left节点，所述pmos晶体管m1的漏极与所述nmos晶体管m2的漏极相连并连接至所述right节点，所述pmos晶体管m1的源极连接至mid节点，所述nmos晶体管m2的源极接地，所述pmos晶体管m3的栅极与所述nmos晶体管m4的栅极相连并连接至所述right节点，所述pmos晶体管m3的漏极与所述nmos晶体管m4的漏极相连并连接至所述left节点，所述pmos晶体管m3的源极连接至mid节点，所述nmos晶体
管m4的源极接地，所述nmos晶体管m5的栅极、所述nmos晶体管m6的栅极均连接至写字线信号wwl，所述nmos晶体管m5的源极连接至tlp信号，所述nmos晶体管m5的漏极连接至所述left节点，所述nmos晶体管m6的源极连接至tln信号，所述nmos晶体管m6的漏极连接至所述right节点，所述pmos晶体管m7的栅极连接至所述left节点，所述pmos晶体管m7的源极连接至vdd，所述pmos晶体管m7的漏极连接至leftn信号，所述pmos晶体管m8的栅极连接至所述right节点，所述pmos晶体管m8的源极连接至vdd，所述pmos晶体管m7的漏极连接至rightn信号，所述pmos晶体管m9的栅极连接至所述right节点，所述pmos晶体管m9的源极连接至vdd，所述pmos晶体管m9的漏极连接至所述pmos晶体管m10的源极，所述pmos晶体管m10的栅极连接至所述left节点，所述pmos晶体管m10的漏极连接至所述nmos晶体管m11的漏极，所述nmos晶体管m11的栅极连接至mid节点，nmos晶体管m11的源极接地，所述pmos晶体管m12的栅极连接至charge信号，所述pmos晶体管m12的源极连接至vdd，所述pmos晶体管m12的漏极连接至所述nmos晶体管m13的漏极，所述nmos晶体管m13的栅极连接至所述leftn信号，所述nmos晶体管m13的源极连接至所述nmos晶体管m14的漏极，所述nmos晶体管m14的栅极连接至所述rightn信号，所述nmos晶体管m14的源极接地。
18.本发明提供了一种上述的新型三元静态存储电路的读出电路，其特征在于，包括：差分比较器，具有两个输入端和两个输出端，所述两个输入端分别连接至所述新型三元静态存储电路的left节点和right节点，所述两个输出端为outp节点和outn节点；以及预充电模块，与所述差分比较器相连，用于对所述outp节点和所述outn节点进行预充电。
19.本发明提供的新型三元静态存储电路的读出电路，还可以具有这样的技术特征，还包括尾电流源，为nmos晶体管m23，其中，所述差分比较器包括：nmos晶体管m21、nmos晶体管m22，所述预充电模块包括：pmos晶体管m24、pmos晶体管m25、pmos晶体管m26，所述nmos晶体管m21的栅极连接至所述left节点，所述nmos晶体管m21的漏极连接至所述outp节点，所述nmos晶体管m21的源极连接至所述nmos晶体管m23的漏极，所述nmos晶体管m22的栅极连接至所述right节点，所述nmos晶体管m22的漏极连接至所述outn节点，所述nmos晶体管m22的源极连接至所述nmos晶体管m23的漏极，所述nmos晶体管m23的栅极连接至读字线信号rwl，所述nmos晶体管m23的源极接地，所述pmos晶体管m24的源极连接至vdd，所述pmos晶体管m24的漏极连接至所述outp节点，所述pmos晶体管m25的源极连接至vdd，所述pmos晶体管m25的漏极连接至所述outn节点，所述pmos晶体管m26的源极连接至所述outp节点，所述pmos晶体管m26的漏极连接至所述outn节点，所述pmos晶体管m24的栅极、所述pmos晶体管m25的栅极以及所述pmos晶体管m26的栅极相连并连接至precharge信号。
20.发明作用与效果
21.根据本发明的新型三元静态存储电路及其读出电路，采用数字方式，以两个交叉耦合的反相器的left、right节点存储的数字量来表征三个状态。现有技术中，将三元信息存储为0、vdd/2、vdd的模拟电压量，并进行读出，采用大量传输门逻辑实现第三状态vdd/2电平的存储和读出。相较于现有技术中的三元存储电路及其读出电路，本实施例的新型三元静态存储电路及其读出电路在结构上不需要额外的vdd/2端口，不需要应用三元逻辑反相器实现vdd/2，不需要仅选取高阈值晶体管以确保电路功能正确；在性能上，本发明中数据存储和读出阶段均不存在短路功耗，存储阶段仅有漏电流引起的静态功耗，电路功耗显著降低。此外，本发明的新型三元静态存储电路及其读出电路还具有电路面积更小，电路稳
定性好，不容易受噪声、失配等因素影响的优点。
附图说明
22.图1是本发明实施例中新型三元静态存储电路的电路图；
23.图2是本发明实施例中新型三元静态存储电路的读出电路的电路图；
24.图3是现有技术中三元静态存储电路的电路图；
25.图4是现有技术中三元静态存储电路的读出电路的电路图。
具体实施方式
26.为了使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解，以下结合实施例及附图对本发明的新型三元静态存储电路及其读出电路作具体阐述。
27.《实施例》
28.本实施例提供一种新型三元静态存储电路，用left节点、right节点存储的数字量表征三个状态，即2’b00、2’b10、2’b01。
29.图1是本实施例中新型三元静态存储电路的电路图。
30.如图1所示，新型三元静态存储电路包括交叉耦合的两个反相器、写入控制开关以及充放电控制模块(或称控制逻辑)。
31.其中，pmos晶体管m1与nmos晶体管m2构成反相器i1。pmos晶体管m3与nmos晶体管m4构成反相器i2。
32.pmos晶体管m9和m10、nmos晶体管m11构成一组富pmos逻辑。nmos晶体管m13和m14、pmos晶体管m12构成一组富nmos逻辑，对反相器的充放电进行控制。
33.写入控制开关包括nmos晶体管m5和m6、pmos晶体管m7和m8。
34.充放电控制模块包括充电控制逻辑和放电控制逻辑，充电控制逻辑包括m9、m10、m11、m12，放电控制逻辑包括m13、m14。
35.其中，m1的栅极、m2的栅极相连并连接至left节点，m1的漏极和m2的漏极相连并连接至right节点，m1的源极连接至mid节点，m2的源极接地。m3的栅极、m4的栅极相连并连接至right节点，m3的漏极和m4的漏极相连并连接至left节点，m3的源极连接至mid节点，m4的源极接地。m5的栅极、m6的栅极均连接至写字线信号wwl，m5的源极连接至tlp信号，m5的漏极连接至left节点，m6的源极连接至tln信号，m6的漏极连接至right节点。m7的栅极连接至left节点，源极连接至vdd，漏极连接至leftn信号。m8的栅极连接至right节点，源极连接至vdd，漏极连接至rightn信号。m9的栅极连接至right节点，源极连接至vdd，漏极连接至m10的源极。m10的栅极连接至left节点，漏极连接至m11的漏极。m11的栅极连接至mid节点，源极接地。m12的栅极连接至charge信号，源极连接至vdd，漏极连接至m13的漏极。m13的栅极连接至leftn信号，源极连接至m14的漏极。m14的栅极连接至rightn信号，源极接地。
36.主要的器件功能如下：
37.写字线信号wwl控制m2、m3写入数据，充电信号charge控制m12保证mid节点有到vdd的上拉路径。首尾连接的反相器i1、i2保证在m12导通时，左右节点可以存储一对互补的数据。充电控制逻辑相关的m9、m10、m11、m12控制上拉充电路径的开启及关断。放电控制逻辑相关的m13、m14控制下拉放电路径的开启及关断，防止节点间的反向漏电、电荷积累造成
逻辑误翻转。
38.电路的工作原理如下：
39.写字线信号wwl控制三元逻辑数据的写入。
40.当left节点、right节点写入2’b10时，反相器i2的pmos晶体管m3导通，反相器i2的输出端将mid节点反向充电至1’b1，触发m11、m12互锁，mid节点始终有到vdd的路径，对反相器i1、i2供电。因此，输入的互补数据在反相器互锁结构中得到较好的存储，此时电路工作状态与6t sram相同，在left节点、right节点实现2’b10数据的存储。
41.当left节点、right节点写入2’b01时，同理，反相器i1的pmos晶体管m1导通，反相器i1的输出端将mid节点反向充电至1’b1，触发m11、m12互锁，mid节点始终有到vdd的路径，对反相器i1、i2供电。因此，输入的互补数据在反相器互锁结构中得到较好的存储，在left节点、right节点实现2’b01数据的存储。
42.当left节点、right节点写入2’b00时，m9、m10、m11的上拉充电路径导通，charge电平为1；m13、m14的下拉放电路径开启，mid节点为0，反相器i1、i2无供电，从而在left节点、right节点实现2’b00数据的存储。
43.图2是本实施例中新型三元静态存储电路的读取电路的电路图。
44.如图2所示，新型三元静态存储电路的读取电路包括pmos晶体管m24、m25、m26以及nmos晶体管m21、m22、m23。
45.其中，m21的栅极连接至left节点，漏极连接至outp节点，源极连接至m23的漏极。m22的栅极连接至right节点，漏极连接至outn节点，源极连接至m23的漏极。m23的栅极连接至读字线信号rwl，源极接地。m24的源极连接至vdd，漏极连接至outp节点。m25的源极连接至vdd，漏极连接至outn节点。m26的源极连接至outp节点，漏极连接至outn节点，m24、m25、m26的栅极相连并连接至precharge信号。
46.主要的器件功能如下：
47.pmos晶体管m24、m25、m26构成一组预充电逻辑。nmos晶体管m21、m22为一对差分比较器，nmos晶体管m23为尾电流源。
48.电路的工作原理如下：
49.预充电信号precharge控制m24、m25对outp节点、outn节点进行预充电，电压平衡管m26保证两侧电压一致。差分比较器的输入为上述新型三元静态存储电路的left节点、right节点。当读字线信号rwl控制尾电流源开启后，读取电路工作。输入分别为2’b00、2’b01、2’b10时，outn、outp的读取分别为2’b11、2’b10、2’b01。
50.实施例作用与效果
51.根据本实施例提供的新型三元静态存储电路及其读出电路，采用数字方式，将三元信息量化为2’b10、2’b01、2’b00存储并读出。现有技术中，将三元信息存储为0、vdd/2、vdd的模拟电压量，并进行读出，采用大量传输门逻辑实现第三状态vdd/2电平的存储和读出。相较于现有技术中的三元存储电路及其读出电路，本实施例的新型三元静态存储电路及其读出电路在结构上不需要额外的vdd/2端口，不需要应用三元逻辑反相器实现vdd/2，不需要仅选取高阈值晶体管以确保电路功能正确；在性能上，本实施例中数据存储和读出阶段均不存在短路功耗，存储阶段仅有漏电流引起的静态功耗，电路功耗显著降低。此外，本实施例的新型三元静态存储电路及其读出电路还具有电路面积更小，电路稳定性好，不
容易受噪声、失配等因素影响的优点。
52.上述实施例仅用于举例说明本发明的具体实施方式，而本发明不限于上述实施例的描述范围。

技术特征：
1.一种新型三元静态存储电路，其特征在于，包括：两个交叉耦合的反相器；写入控制开关，分别与两个所述反相器及写字线连接；以及充放电控制模块，分别与两个所述反相器、电源及地线连接，其中，两个所述反相器的输入端分别作为left节点和right节点，所述新型三元静态存储电路以所述left节点和所述right节点存储的数字量表征三个状态，所述充放电控制模块包括：充电控制逻辑，用于控制所述反相器与所述电源之间的上拉充电路径的开启及关断；以及放电控制逻辑，用于控制所述反相器与所述地线之间的下拉放电路径的开启及关断。2.根据权利要求1所述的新型三元静态存储电路，其特征在于：其中，一个所述反相器包括：pmos晶体管m1与nmos晶体管m2，另一个所述反相器包括：pmos晶体管m3与nmos晶体管m4，所述写入控制开关包括：nmos晶体管m5、nmos晶体管m6、pmos晶体管m7、pmos晶体管m8，所述充电控制逻辑包括：pmos晶体管m9、pmos晶体管m10、nmos晶体管m11以及pmos晶体管m12，所述放电控制逻辑包括：nmos晶体管m13、nmos晶体管m14，所述pmos晶体管m1的栅极与所述nmos晶体管m2的栅极相连并连接至所述left节点，所述pmos晶体管m1的漏极与所述nmos晶体管m2的漏极相连并连接至所述right节点，所述pmos晶体管m1的源极连接至mid节点，所述nmos晶体管m2的源极接地，所述pmos晶体管m3的栅极与所述nmos晶体管m4的栅极相连并连接至所述right节点，所述pmos晶体管m3的漏极与所述nmos晶体管m4的漏极相连并连接至所述left节点，所述pmos晶体管m3的源极连接至mid节点，所述nmos晶体管m4的源极接地，所述nmos晶体管m5的栅极、所述nmos晶体管m6的栅极均连接至写字线信号wwl，所述nmos晶体管m5的源极连接至tlp信号，所述nmos晶体管m5的漏极连接至所述left节点，所述nmos晶体管m6的源极连接至tln信号，所述nmos晶体管m6的漏极连接至所述right节点，所述pmos晶体管m7的栅极连接至所述left节点，所述pmos晶体管m7的源极连接至vdd，所述pmos晶体管m7的漏极连接至leftn信号，所述pmos晶体管m8的栅极连接至所述right节点，所述pmos晶体管m8的源极连接至vdd，所述pmos晶体管m7的漏极连接至rightn信号，所述pmos晶体管m9的栅极连接至所述right节点，所述pmos晶体管m9的源极连接至vdd，所述pmos晶体管m9的漏极连接至所述pmos晶体管m10的源极，所述pmos晶体管m10的栅极连接至所述left节点，所述pmos晶体管m10的漏极连接至所述nmos晶体管m11的漏极，所述nmos晶体管m11的栅极连接至mid节点，nmos晶体管m11的源极接地，所述pmos晶体管m12的栅极连接至charge信号，所述pmos晶体管m12的源极连接至vdd，所述pmos晶体管m12的漏极连接至所述nmos晶体管m13的漏极，所述nmos晶体管m13的栅极连接至所述leftn信号，所
述nmos晶体管m13的源极连接至所述nmos晶体管m14的漏极，所述nmos晶体管m14的栅极连接至所述rightn信号，所述nmos晶体管m14的源极接地。3.一种如权利要求1或2所述的新型三元静态存储电路的读出电路，其特征在于，包括：差分比较器，具有两个输入端和两个输出端，所述两个输入端分别连接至所述新型三元静态存储电路的left节点和right节点，所述两个输出端为outp节点和outn节点；以及预充电模块，与所述差分比较器相连，用于对所述outp节点和所述outn节点进行预充电。4.根据权利要求3所述的读出电路，其特征在于，还包括：尾电流源，包括nmos晶体管m23，其中，所述差分比较器包括：nmos晶体管m21、nmos晶体管m22，所述预充电模块包括：pmos晶体管m24、pmos晶体管m25、pmos晶体管m26，所述nmos晶体管m21的栅极连接至所述left节点，所述nmos晶体管m21的漏极连接至所述outp节点，所述nmos晶体管m21的源极连接至所述nmos晶体管m23的漏极，所述nmos晶体管m22的栅极连接至所述right节点，所述nmos晶体管m22的漏极连接至所述outn节点，所述nmos晶体管m22的源极连接至所述nmos晶体管m23的漏极，所述nmos晶体管m23的栅极连接至读字线信号rwl，所述nmos晶体管m23的源极接地，所述pmos晶体管m24的源极连接至vdd，所述pmos晶体管m24的漏极连接至所述outp节点，所述pmos晶体管m25的源极连接至vdd，所述pmos晶体管m25的漏极连接至所述outn节点，所述pmos晶体管m26的源极连接至所述outp节点，所述pmos晶体管m26的漏极连接至所述outn节点，所述pmos晶体管m24的栅极、所述pmos晶体管m25的栅极以及所述pmos晶体管m26的栅极相连并连接至precharge信号。

技术总结
本发明提供一种新型三元静态存储电路及其读出电路，采用数字方式，将三元信息量化为2’b10、2’b01、2’b00存储并读出。现有技术中，将三元信息存储为0、VDD/2、VDD的模拟电压量，并进行读出，采用大量传输门逻辑实现第三状态VDD/2电平的存储和读出。相较于现有技术中的三元存储电路及其读出电路，本实施例的新型三元静态存储电路及其读出电路在结构上不需要额外的VDD/2端口，不需要应用三元逻辑反相器实现VDD/2，不需要仅选取高阈值晶体管以确保电路功能正确；在性能上，本实施例中数据存储和读出阶段均不存在短路功耗，存储阶段仅有漏电流引起的静态功耗，电路功耗显著降低。本发明的电路还具有电路面积更小，电路稳定性好，不容易受噪声、失配等因素影响的优点。失配等因素影响的优点。失配等因素影响的优点。


技术研发人员：陈迟晓 聂欣恺 郑佳培 林锋 刘琦
受保护的技术使用者：复旦大学
技术研发日：2022.07.22
技术公布日：2022/11/1