1.本发明的实施例涉及存储器件和连接静态随机存取存储器中的晶体管的方法。
背景技术：2.通常，静态随机存取存储器(sram)具有存储器单元阵列，存储器单元包括连接在上参考电位和下参考电位之间的晶体管，使得两个存储节点之一存储要存储的信息，而另一存储节点存储补充信息。一个sram存储器单元布置包括六个晶体管，其中每一位信息存储在形成两个交叉耦合反相器的四个晶体管上。另外两个晶体管连接到存储器单元字线，以通过选择性地将存储器单元连接到位线bl和位线条(即，反相位线blb)来控制在读取和写入操作期间对存储器单元的访问。由于sram是易失性存储器，当sram断电时数据会丢失。因此，基于sram的现场可编程门阵列(fpga)器件包括附加组件，诸如配置器件和非易失性存储器，以在断电时存储来自sram的数据，并在通电时将数据加载到sram中。不断开发基于sram的fpga器件以提高性能并降低成本。
技术实现要素：3.本发明的实施例提供了一种存储器件，包括：第一晶体管，包括第一漏极/源极端子；第二晶体管，包括第一栅极端子；以及第一导电路径，电连接在所述第一漏极/源极端子和所述第一栅极端子之间，其中，所述第一导电路径包括：第一导电通孔，电连接在所述第一漏极/源极端子和第一导电层的第一轨道之间；和第二导电通孔，电连接在所述第一导电层的所述第一轨道和第二导电层的第一轨道之间。
4.本发明的另一实施例提供了一种存储器件，包括：静态随机存取存储器包括：第一晶体管，包括漏极/源极端子；第二晶体管，包括栅极端子；导电路径，电连接在所述漏极/源极端子和所述栅极端子之间，所述导电路径包括：第一导电通孔，电连接在所述漏极/源极端子和第一导电层的第一轨道之间；第二导电通孔，电连接在所述第一导电层的所述第一轨道和第二导电层的轨道之间；第三导电通孔，电连接在所述栅极端子和第三导电层的第一轨道之间；和第四导电通孔，电连接在所述第三导电层的所述第一轨道和所述第二导电层的所述轨道之间，其中，所述第一导电层的第二轨道和所述第三导电层的第二轨道中的至少一个与电源轨和参考轨中的至少一个对准。
5.本发明的又一实施例提供了一种连接静态随机存取存储器中的晶体管的方法，包括：在静态随机存取存储器中提供包括第一漏极/源极端子的第一晶体管和包括第一栅极端子的第二晶体管；在第一导电路径中，在所述第一漏极/源极端子和第一导电层的第一轨道之间连接第一导电通孔；以及在所述第一导电层的所述第一轨道和第二导电层的轨道之间连接第二导电通孔。
6.本发明的再一实施例提供了用于fpga应用的sram器件。
附图说明
7.当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。另外，附图是说明性的，作为本公开的实施例的示例，而并不意图限制。
8.图1是示意性地示出根据一些实施例的基于sram的fpga器件的示图。
9.图2是示意性地示出根据一些实施例的sram的框图。
10.图3a是示意性地示出根据一些实施例的sram存储器单元之一的示图。
11.图3b是示意性地示出根据一些实施例的可以用于制造图3a的sram存储器单元的finfet单元的示图。
12.图3c是示意性地示出根据一些实施例的可以用于制造图3a的sram存储器单元的堆叠纳米片晶体管的示图。
13.图4是示意性地示出根据一些实施例的配置为用于设计和制造本公开的基于sram的fpga器件的计算机系统的框图。
14.图5是根据一些实施例的ic制造系统以及与其相关联的ic制造流程的框图。
15.图6是示意性地示出根据一些实施例的6t sram电路布局(这里称为单元a)的示图。
16.图7是示意性地示出根据一些实施例的在6t sram存储器单元的6tsram电路布局(单元a)中交叉耦合第一和第二反相器的两条导电路径的示图。
17.图8是示意性地示出根据一些实施例的通过第一导电路径中的meol通孔和beol导电层的连接的透视截面图的示图。
18.图9是示意性地示出根据一些实施例的另一6t sram电路布局(这里称为单元b)的示图。
19.图10是示意性地示出根据一些实施例的在6t sram存储器单元的6tsram电路布局(单元b)中交叉耦合第一和第二反相器的两条导电路径的示图。
20.图11是示意性地示出根据一些实施例的包括vdd电源轨和vss参考轨的6t sram电路布局(单元a)的示图。
21.图12是示意性地示出根据一些实施例的包括vdd电源轨和vss参考轨的6t sram电路布局(单元b)的示图。
22.图13是示意性地示出根据一些实施例的连接到外围逻辑电路的6tsram电路布局(单元a)的示图。
23.图14是示意性地示出根据一些实施例的连接到外围逻辑电路的6tsram电路布局(单元b)的示图。
24.图15是示意性地示出根据一些实施例的连接sram中的晶体管的方法的示图。
具体实施方式
25.以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部
件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
26.此外，为了便于描述，本文中可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
27.可以根据sram规则和技术设计和制造基于sram的fpga，并且用于在断电时存储来自sram的数据并在通电时将数据加载到sram中的配置器件是根据逻辑规则和技术设计和制造的。通常，由于sram规则和逻辑规则的不同，基于sram的fpga很难与配置器件或其他外围逻辑器件集成，诸如可编程逻辑器件。例如，由于在基于sram的fpga和逻辑器件之间提供附加的连接区域，功率、性能和面积(ppa)可能会在技术的扩展中受到不利影响。此外，其他项目可能会对ppa产生不利影响，包括具有不同单元高度的鳍式场效应晶体管(finfet)、中段制程(meol)图案均匀性问题以及后段制程(beol)功率和参考线不与电路对齐或偏离轨道。
28.为了消除这些问题，所公开的实施例提供了基于sram的fpga和配置器件都根据逻辑规则和技术来设计和制造。采用逻辑规则和技术设计制造的基于sram的fpga更容易与配置器件和其他外围逻辑器件集成。此外，基于sram的fpga和配置器件都可以符合定制逻辑设计规则，以满足ppa目标。
29.如本文所使用的，“逻辑规则和技术”是指用于设计和布局逻辑器件的规则和技术，而“sram规则和技术”是指用于设计和布局sram的规则和技术。例如，sram规则和逻辑规则包括不同的间隔和/或图案尺寸。通常，逻辑规则的间隔要求可能比sram规则小。
30.在所公开的实施例中，根据逻辑规则和技术设计和制造的基于sram的fpga和配置器件提供了更稳健的电源线和参考(地)线轨道，并受益于前段制程(feol)、meol和beol与相邻逻辑器件简单邻接，使得基于sram的fpga和配置器件可以彼此并且与相邻逻辑器件直接相邻。例如，基于sram的fpga中的finfet和配置器件具有相同的单元高度，使得可以集成和直接邻接。此外，feol/meol/beol图案提供线的均匀性和此处定义为有限空间内的布线和布局的合并的“空间推动”。
31.在一些实施例中，极紫外(euv)光刻用于图案化feol/meol/beol层。此外，在一些实施例中，根据逻辑规则和技术设计和制造的基于sram的fpga和配置器件可以使用finfet技术来实现，并且在一些实施例中，可以使用堆叠纳米片晶体管技术来实现。
32.公开的实施例包括根据逻辑规则和技术设计和制造的六晶体管(6t)sram电路。6t sram电路包括到beol导电层(诸如金属层)的meol接触件或通孔，用于节点连接。所公开的实施例还包括6t sram电路的第一电路布局(单元a)和6t sram电路的第二电路布局(单元b)。在单元a和单元b中的每一个中，6t sram电路包括到beol导电层的meol接触件或通孔以在6t sram电路中提供作为电阻/电容(rc)平衡路径的导电路径。sram电路中的这些平衡路径减少了失配并提供更好的电路操作裕度。此外，单元a和单元b中的每一个都包括导电轨
道，诸如第一金属层(m0)轨道，其与电源和参考(接地)线对准，以提供到电源和参考线的更稳健的连接。在一些实施例中，6t sram电路布局可以在没有跳线的情况下直接连接到其他逻辑器件，这提供了改进的ppa。在一些实施例中，euv光刻提供了有利于向beol导电层提供meol接触件或通孔的图案均匀性。
33.图1是示意性地示出根据一些实施例的基于sram的fpga器件20的示图。基于sram的fpga器件20包括配置器件22、基于sram的fpga24、非易失性存储器26和电源管理电路28。配置器件22和基于sram的fpga 24中的每一个都是按照逻辑规则和技术来设计和制造的。在一些实施例中，基于sram的fpga器件20配置为用于实时时钟系统应用中。
34.配置器件22通过通信路径30电连接到非易失性存储器26并且通过通信路径32电连接到电源管理电路28。电源管理电路28被配置为管理向配置器件22和基于sram的fpga 24的供电。在一些实施例中，非易失性存储器26包括闪存。
35.配置器件22进一步电连接到基于sram的fpga 24。在一些实施例中，基于sram的fpga 24被集成到配置器件22中。在其他实施例中，基于sram的fpga 24与配置器件22相邻或位于配置器件22旁边。
36.配置器件22被配置为在通电时将数据从非易失性存储器26加载到基于sram的fpga 24中，并且在一些实施例中，配置器件22被配置为在断电时将来自基于sram的fpga 24的数据存储在非易失性存储器26中。
37.利用逻辑规则和技术设计和制造的基于sram的fpga 24容易地集成到配置器件22中并且电连接到其他逻辑器件。此外，可以使基于sram的fpga 24和配置器件22都符合用于满足ppa目标的定制逻辑设计规则。
38.图2是示意性地示出根据一些实施例的sram器件40的框图。sram器件40是按照逻辑规则和技术来设计和制造的。在一些实施例中，sram器件40类似于基于sram的fpga 24(如图1所示)。在一些实施例中，sram器件40是图1的基于sram的fpga器件20的一部分。
39.sram器件40包括sram存储器阵列42和位于sram存储器阵列42外围的外围电路44。sram存储器阵列42包括多个sram存储器单元46。每个sram存储器单元46连接到位线bl和位线条blb以用于读写sram存储器单元46。
40.外围电路44包括地址电路48和输入/输出(i/o)电路50。地址电路48用于寻址sram存储器单元46，并且在一些实施例中，地址电路48包括行和列解码器电路。i/o电路50用于读取sram存储器单元46并输出感测数据，以及用于将输入数据写入sram存储器单元46。i/o电路50通过位线bl和位线条blb电耦合到sram存储器单元46，使得数据通过位线bl和位线条blb从sram存储器单元46读取和写入sram存储器单元46。i/o电路50包括用于读取和写入sram存储器单元46的读出放大器。
41.图3a是示意性地示出根据一些实施例的sram存储器单元46之一的示图。sram存储器单元46是6t sram存储器单元。在其他实施例中，sram存储器单元46可以是不同的sram存储器单元。在一些实施例中，sram存储器单元46包括多于六个的晶体管。在一些实施例中，sram存储器单元46包括少于六个晶体管。在一些实施例中，sram存储器单元46是四晶体管(4t)、八晶体管(8t)或十晶体管(10t)存储器单元之一，并且在一些实施例中，sram存储器单元46包括类似存储器的位-单元或结构单元。
42.6t sram存储器单元46包括四个n型金属氧化物半导体(nmos)场效应晶体管和两
个p型金属氧化物半导体(pmos)场效应晶体管。6t sram存储器单元46包括由包括第一pmos上拉晶体管pu1和第一nmos下拉晶体管pd1的第一pmos/nmos晶体管对形成的第一反相器、由包括第二pmos上拉晶体管pu2和第二nmos下拉晶体管pd2的第二pmos/nmos晶体管对形成的第二反相器以及包括第一nmos传输门晶体管pg1和第二nmos传输门晶体管pg2的两个存取晶体管或传输门。
43.第一和第二反相器彼此交叉耦合以形成用于数据存储的锁存电路。晶体管pu1和pu2中的每一个的第一漏极/源极端子52和54耦合到电源vdd，并且晶体管pd1和pd2中的每一个的第一漏极/源极端子56和58耦合到参考电压vss，诸如地。
44.第一传输门晶体管pg1的栅极端子60耦合到字线wl，并且第一传输门晶体管pg1的第一漏极/源极端子62耦合到位线bl。此外，传输门晶体管pg1的第二漏极/源极端子64在节点q处耦合到晶体管pu1和pd1的第二漏极/源极端子66和68以及pu2和pd2的栅极端子70和72。
45.第二传输门晶体管pg2的栅极端子74耦合到字线wl，并且第二传输门晶体管pg2的第一漏极/源极端子76耦合到位线条blb。此外，传输门晶体管pg2的第二漏极/源极端子78在节点qb处耦合到晶体管pu2和pd2的第二漏极/源极端子80和82以及pu1和pd1的栅极端子84和86。
46.在读取操作期间，位线bl和位线条blb被预充电至预定电压。字线wl被使能并且读出放大器(未示出)连接到位线bl和位线条blb以感测位线bl和位线条blb上的电压并输出存储的信息。
47.在写入操作期间，将位线bl和位线条blb设置为与要存储的数据对应的电压。位线和位线条输入驱动器比sram存储器单元46中的晶体管更强，使得当字线被使能时，写入电压覆盖存储器单元中的交叉耦合反相器电压以写入sram存储器单元46。
48.在一些实施例中，sram存储器单元46可以使用finfet制造，并且在一些实施例中，sram存储器单元46可以使用堆叠的纳米片晶体管制造。
49.图3b是示意性地示出根据一些实施例的可以用于制造sram存储器单元46的finfet单元88的示图。finfet单元88包括从诸如硅衬底的衬底90延伸的鳍89。鳍89包括源极区域和漏极区域，诸如氧化物层的介电层91位于衬底90上。栅极堆叠件92(包括被诸如金属层的栅极导电层覆盖的栅极介电层，诸如氧化物层)位于鳍89的三侧。
50.图3c是示意性地示出根据一些实施例的可以用于制造sram存储器单元46的堆叠纳米片晶体管94的示图。堆叠纳米片晶体管94是一种场效应晶体管(fet)，其包括位于衬底96(诸如硅衬底)上方的多个堆叠纳米片95a-95c。堆叠纳米片95a-95c中的每一个包括源极区域和漏极区域，诸如氧化物层的介电层97位于衬底96上。纳米片晶体管94包括位于全环栅(gaa)架构中的堆叠纳米片95a-95c，其中堆叠纳米片95a-95c中的每一个由栅极堆叠件98隔开，该栅极堆叠件包括被栅极导电层(诸如金属层)覆盖的栅极介电层，诸如氧化物层。栅极堆叠件98环绕堆叠纳米片95a-95c中的每一个的所有侧面，从而形成gaa结构。
51.术语“纳米片”在本文中用于表示具有纳米级或甚至微米级尺寸并且具有细长形状的任何材料部分，而与该部分的截面形状无关。因此，该术语既指圆形和基本上圆形的截面细长材料部分，也指包括例如圆柱形或基本上矩形的截面的梁形或条形材料部分。
52.图4是示意性地示出根据一些实施例的配置为用于设计和制造本公开的基于sram
的fpga器件(包括基于sram的fpga器件20)的计算机系统100的示例的框图。本公开的集成电路(ic)和器件的一些或全部设计和制造可以由计算机系统100执行或利用计算机系统100执行。在一些实施例中，计算机系统100包括eda系统。
53.在一些实施例中，系统100是包括处理器102和非暂时性计算机可读存储介质104的通用计算设备。计算机可读存储介质104可以编码有(例如存储)计算机程序代码，诸如可执行指令106。处理器102对指令106的执行提供(至少部分)实现系统100的部分或全部功能的设计工具，诸如放置、布局、布线、预布局模拟、布局后模拟、重新布线和制造的最终布局。此外，包括制造工具108以进一步布局和物理实施ic和器件的设计和制造。在一些实施例中，系统100包括商用路由器。在一些实施例中，系统100可以包括自动布局和布线(apr)系统。
54.处理器102通过总线110电耦合到计算机可读存储介质104并且通过总线110电耦合到i/o接口112。网络接口114也通过总线110电连接到处理器102。网络接口114连接到网络116，使得处理器102和计算机可读存储介质104可以使用网络116连接到外部元件。处理器102配置为执行编码在计算机可读存储介质104中的计算机程序代码或指令106，以使系统100执行系统100的部分或全部功能。在一些实施例中，处理器102是中央处理单元(cpu)、多处理器、分布式处理系统、专用集成电路(asic)和/或合适的处理单元。
55.在一些实施例中，计算机可读存储介质104是电子的、磁性的、光学的、电磁的、红外的和/或半导体的系统或装置或器件。例如，计算机可读存储介质104可以包括半导体或固相存储器、磁带、移动计算机软盘、随机存取存储器(ram)、只读存储器(rom)、硬磁盘和/或光盘。在使用光盘的一些实施例中，计算机可读存储介质104可以包括只读光盘存储器(cd-rom)、光盘读/写存储器(cd-r/w)、和/或数字视频光盘(dvd)。
56.在一些实施例中，计算机可读存储介质104存储配置为使系统100执行系统100的部分或全部功能的计算机程序代码或指令106。在一些实施例中，计算机可读存储介质104还存储有助于执行系统100的部分或全部功能的信息。在一些实施例中，计算机可读存储介质104存储数据库118，其包括组件库、数字电路单元库和数据库中的一个或多个。
57.eda系统100包括耦合到外部电路的i/o接口112。在一些实施例中，i/o接口112包括键盘、小型键盘、鼠标、轨迹球、触控板、触摸屏和/或向处理器102传达信息和命令的光标方向键。
58.网络接口114耦合到处理器102并且允许系统100与一个或多个其他计算机系统连接到的网络116通信。网络接口114可以包括诸如bluetooth、wifi、wimax、gprs或wcdma的无线网络接口；或诸如ethernet、usb或ieee-1364的有线网络接口。在一些实施例中，系统100的部分或全部功能可以在类似于系统100的两个或更多个系统中执行。
59.系统100配置为通过i/o接口112接收信息。通过i/o接口112接收的信息包括用于由处理器102进行处理的指令、数据、设计规则、组件和单元库和/或其他参数中的一个或多个。信息通过总线110传输到处理器102。此外，eda系统100被配置为通过i/o接口112接收与用户界面(ui)相关的信息。这个ui信息可以作为ui 120存储在计算机可读存储介质104中。
60.在一些实施例中，系统100的部分或全部功能通过由处理器执行的独立软件应用来实现。在一些实施例中，系统100的部分或全部功能在作为附加软件应用的一部分的软件应用中实现。在一些实施例中，系统100的部分或全部功能被实现为软件应用的插件。在一
些实施例中，系统100的至少一个功能被实现为作为eda工具的一部分的软件应用。在一些实施例中，系统100的部分或全部功能被实现为系统100使用的软件应用。在一些实施例中，使用诸如可从cadence design systems公司获得的virtuoso或其他合适的布局生成工具的工具生成布局图。
61.在一些实施例中，布线、布局和其他过程被实现为存储在非暂时性计算机可读记录介质中的程序的功能。非暂时性计算机可读记录介质的实例包括但不限于外部/可去除和/或内部/机内的储存或存储单元，例如，光盘(诸如dvd)、磁盘(诸如硬盘)、半导体存储器(诸如rom、ram、存储卡等)中的一种或多种。
62.如上所述，系统100的实施例包括用于实施系统100的制造工艺的制造工具108。例如，基于最终布局，可以生成用于由制造工具108制造ic和器件的光刻掩模。
63.结合图5公开了器件制造的其他方面，其为根据一些实施例的ic制造系统122和与其相关联的ic制造流程的框图。在一些实施例中，基于布局图，使用制造系统122制造半导体ic的层中的一个或多个半导体掩模和/或至少一个组件。
64.在图5中，ic制造系统122包括在设计、开发和制造周期和/或与制造ic(诸如本文中描述的ic)有关的服务中彼此相互作用的实体，诸如设计室124、掩模室126和ic制造商/制造厂(“fab”)128。系统122中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体交互，并向一个或多个其他实体提供服务和/或从其接收服务。在一些实施例中，设计室124、掩模室126和ic fab 128中的两个或更多个由单个较大的公司拥有。在一些实施例中，设计室124、掩模室126和ic fab 128中的两个或更多个共存于公共设施中并使用公共资源。
65.设计室(或设计团队)124生成ic设计布局图130。ic设计布局图130包括被设计为用于ic器件的多种几何图案或ic布局图。几何图案对应于组成要制造的半导体结构的各种组件的金属、氧化物或半导体层的图案。各个层组合形成各种ic部件。例如，ic设计布局图130的一部分包括各种ic部件，诸如对角通孔、有源区或区域、栅电极、源极、漏极、金属线、局部通孔和用于接合焊盘的开口，这些要形成在半导体衬底(诸如硅晶圆)和设置在半导体衬底上的各种材料层中。设计室124实施设计程序以形成ic设计布局图130。ic设计布局图130呈现在具有几何图案信息的一个或多个数据文件中。例如，ic设计布局图130可以以gdsii文件格式或dfii文件格式表达。在一些实施例中，设计过程包括模拟电路设计、数字逻辑电路设计、布局和布线例程以及物理布局设计中的一个或多个。
66.掩模室126包括数据准备132和掩模制造134。掩模室126使用ic设计布局图130来制造用于制造ic或半导体结构的各个层的一个或多个掩模136。掩模室126执行掩模数据准备132，其中ic设计布局图130被翻译成代表性数据文件(rdf)。掩模数据准备132将rdf提供给掩模制造134。掩模制造134包括掩模写入器，其将rdf转换为衬底上的图像，诸如掩模(掩模版)136或半导体晶圆138。掩模布局数据准备132处理设计布局图130以符合掩模写入器的特征和/或ic fab 128的准则。在图5中，掩模数据准备132和掩模制造134被示为单独的元件。在一些实施例中，掩模数据准备132和掩模制造134可以被统称为掩模数据准备。
67.在一些实施例中，掩模数据准备132包括光学接近度校正(opc)，其使用光刻增强技术来补偿图像误差，诸如可能由衍射、干涉、其他处理效果等引起的图像误差。opc调整ic
设计布局图130。在一些实施例中，掩模数据准备132包括其他分辨率增强技术(ret)，诸如离轴照明、子分辨率辅助功能、相移掩模、其他合适的技术等或其组合。在一些实施例中，还使用反光刻技术(ilt)，其将opc视为反成像问题。
68.在一些实施例中，掩模数据准备132包括掩模规则检查器(mrc)，其使用掩模创建规则集合来检查已经在opc中进行过处理的ic设计布局图130，该掩模创建规则集合包含某些几何和/或连接性限制以确保足够的余量，以解决半导体制造工艺中的可变性等。在一些实施例中，mrc修改ic设计布局图130以补偿掩模制造134期间的限制，这可以撤销由opc执行的修改的一部分以满足掩模创建规则。
69.在一些实施例中，掩模数据准备132包括光刻工艺检查(lpc)，其模拟将由ic fab 128实施的工艺。lpc基于ic设计布局图130来模拟该工艺以创建模拟制造的器件。lpc模拟中的处理参数可以包括与ic制造周期的各种工艺相关的参数、与用于制造ic的工具相关的参数和/或制造工艺的其他方面。lpc考虑了各种因素，诸如航拍图像对比度、焦深(dof)、掩模误差增强因素(meef)、其他合适的因素等或其组合。在一些实施例中，在通过lpc创建了模拟制造的器件之后，如果模拟的器件在形状上不够接近以满足设计规则，则重复opc和/或mrc以进一步完善ic设计布局图130。
70.为了清楚起见，掩模数据准备132的以上描述已被简化。在一些实施例中，数据准备132包括诸如逻辑操作(lop)的附加特征，以根据制造规则来修改ic设计布局图130。附加地，可以以各种不同的顺序执行在数据准备132期间应用于ic设计布局图130的工艺。
71.在掩模数据准备132之后以及在掩模制造134期间，基于修改的ic设计布局图130来制造掩模136或一组掩模136。在一些实施例中，掩模制造134包括基于ic设计布局图130执行一个或多个光刻曝光。在一些实施例中，基于修改的ic设计布局图130，电子束(e-beam)或多电子束的机制用于在掩模(光掩模或掩模版)136上形成图案。掩模136可以以各种技术形成。在一些实施例中，掩模136是使用二元技术形成的。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如，光刻胶)的辐射束，诸如紫外线(uv)束，被不透明区域阻挡并且透过透明区域。在一个示例中，掩模136的二元掩模版本包括透明衬底(例如，熔融石英)和涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一示例中，使用相移技术形成掩模136。在掩模136的相移掩模(psm)版本中，相移掩模上形成的图案中的各种特征被配置为具有适当的相差以增强分辨率和成像质量。在各种示例中，相移掩模可以是衰减的psm或交替的psm。由掩模制造134生成的掩模被用于多种工艺中。例如，在离子注入工艺中使用这种掩模，以在半导体晶圆138中形成各种掺杂区域，在蚀刻工艺中使用这种掩模，以在半导体晶圆138中形成各种蚀刻区域，和/或在其他合适的工艺中使用。
72.在一些实施例中，euv光刻用于图案化feol/meol/beol层。在一些实施例中，根据逻辑规则和技术设计和制造的基于sram的fpga和配置器件包括finfet和堆叠纳米片晶体管之一。在一些实施例中，euv光刻用于制造finfet和堆叠纳米片晶体管。
73.ic fab 128包括晶圆制造140。ic fab 128是ic制造企业，其包括用于制造各种不同ic产品的一个或多个制造设施。在一些实施例中，ic fab 128是半导体制造厂。例如，可以有制造厂用于多个ic产品的feol制造，而第二制造厂可以提供meol制造，第三制造厂可以提供用于ic产品的互连和封装的beol制造，第四制造厂可以为制造业务提供其他服务。
74.ic fab 128使用由掩模室126制造的掩模136来制造本公开的半导体结构或ic 142。因此，ic fab 128至少间接地使用ic设计布局图130来制造本公开的半导体结构或ic 142。此外，半导体晶圆138包括硅衬底或其他适当的衬底，其上形成有材料层，并且半导体晶圆138还包括各种掺杂区域、电介质部件、多级互连件等中的一个或多个(在随后的制造步骤中形成)。在一些实施例中，半导体晶圆138由ic fab 128使用掩模136制造以形成本公开的半导体结构或ic 142。在一些实施例中，ic制造包括至少间接基于ic设计布局图130进行一次或多次光刻曝光。
75.如上所述，所公开的实施例包括根据逻辑规则和技术设计和制造的6tsram电路。6t sram电路布局中的每一个包括到beol导电层的meol通孔，以在电路中提供作为rc平衡的导电路径，来减少失配并提供更好的电路操作裕度。此外，6t sram电路布局包括与电源线和参考线对准的导电轨道，以提供到电源线和参考线的更稳健的连接，并且在一些实施例中，6t sram电路布局在没有跳线的情况下直接连接到其他逻辑器件以改善ppa。
76.图6是示意性地示出根据一些实施例的6t sram电路布局200(这里也称为单元a)的示图。电路布局200是根据逻辑规则和技术设计的，而不是sram规则和技术。
77.电路布局200是图3a的6t sram存储器单元46的布局。在其他实施例中，电路布局200可以是不同sram存储器单元的布局。在一些实施例中，电路布局200可以包括多于六个的晶体管。在一些实施例中，电路布局200可以包括少于六个的晶体管。在一些实施例中，电路布局200可以是4t、8t或10t sram存储器单元之一的布局。
78.电路布局200包括6t sram存储器单元46的四个nmos晶体管pd1、pd2、pg1和pg2以及两个pmos晶体管pu1和pu2。pmos晶体管pu1和nmos晶体管pd1形成第一反相器，pmos晶体管pu2和nmos晶体管pd2形成第二反相器，并且nmos晶体管pg1和pg2是两个传输门。
79.第一和第二反相器彼此交叉耦合以形成用于数据存储的锁存电路。晶体管pu1的第一漏极/源极端子202被配置为通过md层轨道204-vd通孔206-m0层轨道208-via0通孔210-m1层轨道212耦合到电源电压vdd。晶体管pu2的第一漏极/源极端子214被配置为通过md层轨道216-vd通孔218-m0层轨道220-via0通孔222-m1层轨道224耦合到电源电压vdd。在这些中的每一个中，m0层轨道是m0_a和m0_b之一，而m1层轨道是m1_a和m1_b之一。m0_a和m0_b层轨道是金属层m0的双重图案化工艺的一部分，而m1_a和m1_b层轨道是金属层m1的双重图案化工艺的一部分。
80.此外，晶体管pdl的第一漏极/源极端子226被配置为通过md层轨道228-vd通孔230-m0层轨道232耦合到参考电压vss，并且晶体管pd2的第一漏极/源极端子234被配置为通过md层轨道236-vd通孔238-m0层轨道240耦合到参考电压vss。在这些中的每一个中，m0层轨道是m0_a和m0_b之一。
81.第一传输门晶体管pgl的栅极端子242被配置为通过栅极通孔vd244-m0层轨道246-via0通孔248-ml层轨道250耦合到字线wl，并且第一传输门晶体管pg1的第一漏极/源极端子252被配置为通过md层轨道254-vd通孔256-m0层轨道258耦合到位线bl。在这些中，m0层轨道是m0_a和m0_b之一，而m1层轨道是m1_a和m1_b之一。
82.第二传输门晶体管pg2的栅极端子260被配置为通过栅极通孔vd262-m0层轨道264-via0通孔266-ml层轨道250耦合到字线wl，并且第二传输门晶体管pg2的第一漏极/源极端子268被配置为通过md层轨道270-vd通孔272-m0层轨道274耦合到位线条blb。在这些
中，m0层轨道是m0_a和m0_b之一，而m1层轨道是m1_a和m1_b之一。
83.在交叉耦合第一和第二反相器中，第一传输门晶体管pgl的第二漏极/源极端子276被晶体管pdl的第二漏极/源极端子276和晶体管pu1的第二漏极/源极端子278共享或通过md层轨道280耦合。md层轨道280还通过vd通孔284-m0层轨道286-via0通孔288-m1层轨道290-via0通孔292-m0层轨道294-栅极通孔vg 296-栅极端子282在节点q处耦合到晶体管pu2和pd2的栅极端子282。其中，m0层轨道是m0_a和m0_b之一，而m1层轨道是m1_a和m1_b之一。
84.而且，第二传输门晶体管pg2的第二漏极/源极端子298被晶体管pd2的第二漏极/源极端子298和晶体管pu2的第二漏极/源极端子300共享或通过md层轨道302耦合。md层轨道302还通过vd通孔306-m0层轨道308-via0通孔310-m1层轨道312-via0通孔314-m0层轨道316-栅极通孔vg 318-栅极端子304在节点qb处耦合到晶体管pu1和pd1的栅极端子304。其中，m0层轨道是m0_a和m0_b之一，而m1层轨道是m1_a和m1_b之一。
85.电路布局200还包括两个伪pmos晶体管，其具有配置为通过栅极通孔322-m0层轨道220耦合到电源电压vdd的伪栅极320，以及配置为通过md层轨道326-vd通孔328-m0层轨道208耦合到电源电压vdd的漏极/源极区域324a和324b。
86.图7是示意性地示出根据一些实施例的在6t sram存储器单元46的6t sram电路布局200(单元a)中交叉耦合第一和第二反相器的两条导电路径330和332的示图。导电路径330和332中的每一个都包括到beol导电层的meol通孔以提供被平衡以具有相同或接近相同rc特性的导电路径330和332。平衡导电路径330和332减少交叉耦合失配并提供更好的电路操作裕度。
87.第一导电路径330在晶体管pu2和pd2的栅极端子282之间延伸到节点q处的晶体管pu1的第二漏极/源极端子278和第一传输门晶体管pg1和晶体管pd1的第二漏极/源极端子276。第一导电路径330从栅极端子282穿过栅极通孔vg 296-m0层轨道294-via0通孔292-m1层轨道290-via0通孔288-m0层轨道286-vd通孔284-md层轨道280，其在节点q处的晶体管pu1的第二漏极/源极端子278和第一传输门晶体管pg1和晶体管pd1的第二漏极/源极端子276上延伸。
88.第二导电路径332在晶体管pu1和pd1的栅极端子304之间延伸到节点qb处的晶体管pu2的第二漏极/源极端子300和第二传输门晶体管pg2和晶体管pd2的第二漏极/源极端子298。第二导电路径332从栅极端子304穿过栅极通孔vg 318-m0层轨道316-via0通孔314-m1层轨道312-via0通孔310-m0层轨道308-vd通孔306-md层轨道302，其在节点qb处的晶体管pu2的第二漏极/源极端子300和第二传输门晶体管pg2和晶体管pd2的第二漏极/源极端子298上延伸。
89.图8是示意性地示出根据一些实施例的通过第一导电路径330中的meol通孔和beol导电层的连接的透视截面图的示图。
90.如上所述，第一导电路径330在晶体管pu2和pd2的多晶硅栅极端子282之间延伸到节点q处的晶体管pu1的第二漏极/源极端子278和第一传输门晶体管pg1和晶体管pd1的第二漏极/源极端子276。第一导电路径330从多晶硅栅极端子282穿过栅极通孔vg 296-m0层轨道294-via0通孔292-m1层轨道290-via0通孔288-m0层轨道286-vd通孔284-md层轨道280，其在节点q处的晶体管pu1的第二漏极/源极端子278和第一传输门晶体管pg1和晶体管
pd1的第二漏极/源极端子276上延伸。
91.通过第二导电路径332中的meol通孔和beol导电层的连接与图8所示的这些连接相同，从而不再单独说明通过第二导电路径332中的meol通孔和beol导电层的连接。
92.导电路径330和332具有包括meol通孔到beol导电层的类似路径，使得导电路径330和332匹配，即平衡，以具有相同或接近相同的rc特性。结果，导电路径330和332产生相似的时序结果，减少交叉耦合失配，并提供更好的电路操作裕度。
93.图9是示意性地示出根据一些实施例的另一6t sram电路布局400(这里称为单元b)的示图。电路布局400是根据逻辑规则和技术设计的，而不是sram规则和技术。
94.电路布局400是图3a的6t sram存储器单元46的布局。在其他实施例中，电路布局400可以是不同sram存储器单元的布局。在一些实施例中，电路布局400可以包括多于六个的晶体管。在一些实施例中，电路布局400可以包括少于六个的晶体管。在一些实施例中，电路布局400可以是4t、8t或10t sram存储器单元之一的布局。
95.电路布局400包括6t sram存储器单元46的四个nmos晶体管pd1、pd2、pg1和pg2以及两个pmos晶体管pu1和pu2。pmos晶体管pu1和nmos晶体管pd1形成第一反相器，pmos晶体管pu2和nmos晶体管pd2形成第二反相器，nmos晶体管pg1和pg2是两个传输门。
96.第一和第二反相器彼此交叉耦合以形成用于数据存储的锁存电路。晶体管pu1的第一漏极/源极端子402被配置为通过md层轨道404-vd通孔406-m0层轨道408耦合到电源电压vdd。晶体管pu2的第一漏极/源极端子410被配置为通过md层轨道412-vd通孔414-m0层轨道416耦合到电源电压vdd。在这些中的每一个中，m0层轨道是m0_a和m0_b之一。
97.此外，晶体管pdl的第一漏极/源极端子418被配置为通过md层轨道420-vd通孔422-m0层轨道424-via0通孔426-m1层轨道428耦合到参考电压vss，晶体管pd2的第一漏极/源极端子430被配置为通过md层轨道432-vd通孔434-m0层轨道436-via0通孔438-m1层轨道440耦合到参考电压vss。在这些中的每一个中，m0层轨道是m0_a和m0_b之一，而m1层轨道是m1_a和m1_b之一。
98.第一传输门晶体管pgl的栅极端子442被配置为通过栅极通孔vg444-m0层轨道446-via0通孔448-ml层轨道450耦合到字线wl，并且第一传输门晶体管pg1的第一漏极/源极端子452被配置为通过md层轨道454-vd通孔456-m0层轨道458耦合到位线bl。在这些中的每一个中，m0层轨道是m0_a和m0_b之一，而m1层轨道是m1_a和m1_b之一。
99.第二传输门晶体管pg2的栅极端子460被配置为通过栅极通孔vg462-m0层轨道464-via0通孔466-ml层轨道450耦合到字线wl，并且第二传输门晶体管pg2的第一漏极/源极端子468被配置为通过md层轨道470-vd通孔472-m0层轨道474耦合到位线条blb。在这些中的每一个中，m0层轨道是m0_a和m0_b之一，而m1层轨道是m1_a和m1_b之一。
100.在交叉耦合第一和第二反相器中，第一传输门晶体管pgl的第二漏极/源极端子476被晶体管pdl的第二漏极/源极端子476和晶体管pu1的第二漏极/源极端子478共享或通过md层轨道480耦合。md层轨道480还通过vd通孔484-m0层轨道486-via0通孔488-m1层轨道490-via0通孔492-m0层轨道494-栅极通孔vg 496-栅极端子482在节点q处耦合到晶体管pu2和pd2的栅极端子482。其中，m0层轨道是m0_a和m0_b之一，而m1层轨道是m1_a和m1_b之一。
101.而且，第二传输门晶体管pg2的第二漏极/源极端子498被晶体管pd2的第二漏极/
源极端子498和晶体管pu2的第二漏极/源极端子500共享或通过md层轨道502耦合。md层轨道502还通过vd通孔506-m0层轨道508-via0通孔510-m1层轨道512-via0通孔514-m0层轨道516-栅极通孔vg 518-栅极端子504在节点qb处耦合到晶体管pu1和pd1的栅极端子504。其中，m0层轨道是m0_a和m0_b之一，而m1层轨道是m1_a和m1_b之一。
102.电路布局400还包括两个伪pmos晶体管，其具有配置为通过栅极通孔522-m0层轨道408耦合到电源电压vdd的伪栅极520，以及配置为通过md层轨道526-vd通孔528-m0层轨道416耦合到电源电压vdd的漏极/源极区域524a和524b。
103.图10是示意性地示出根据一些实施例的在6t sram存储器单元46的6t sram电路布局400(单元b)中交叉耦合第一和第二反相器的两条导电路径530和532的示图。导电路径530和532中的每一个都包括到beol导电层的meol通孔以提供被平衡以具有相同或接近相同rc特性的导电路径530和532。平衡导电路径530和532减少交叉耦合失配并提供更好的电路操作裕度。
104.第一导电路径530在晶体管pu2和pd2的栅极端子482之间延伸到节点q处的晶体管pu1的第二漏极/源极端子478和第一传输门晶体管pg1和晶体管pd1的第二漏极/源极端子476。第一导电路径530从栅极端子482穿过栅极通孔vg 496-m0层轨道494-via0通孔492-m1层轨道490-via0通孔488-m0层轨道486-vd通孔484-md层轨道480，其在节点q处的晶体管pu1的第二漏极/源极端子478和第一传输门晶体管pg1和晶体管pd1的第二漏极/源极端子476上延伸。
105.第二导电路径532在晶体管pu1和pd1的栅极端子504之间延伸到节点qb处的晶体管pu2的第二漏极/源极端子500和第二传输门晶体管pg2和晶体管pd2的第二漏极/源极端子498。第二导电路径532从栅极端子504穿过栅极通孔vg 518-m0层轨道516-via0通孔514-m1层轨道512-via0通孔510-m0层轨道508-vd通孔506-md层轨道502，其在节点qb处的晶体管pu2的第二漏极/源极端子500和第二传输门晶体管pg2和晶体管pd2的第二漏极/源极端子498上延伸。
106.导电路径530和532中的每一个都包括通过meol通孔和beol导电层的连接。通过第一和第二导电路径530和532中的meol通孔和beol导电层的连接与图8所示的这些连接相同，从而不再单独说明通过第一和第二导电路径530和532中的meol通孔和beol导电层的连接。
107.导电路径530和532具有包括meol通孔到beol导电层的类似路径，使得导电路径530和532匹配，即平衡，以具有相同或接近相同的rc特性。结果，导电路径530和532产生相似的时序结果，减少交叉耦合失配，并提供更好的电路操作裕度。
108.包括利用逻辑规则和技术设计和制造的6t sram电路布局200(单元a)或6t sram电路布局400(单元b)的基于sram的fpga 24更容易与配置器件和其他外围逻辑器件集成。在一些实施例中，包括根据逻辑规则和技术设计和制造的6t sram电路布局200(单元a)或6t sram电路布局400(单元b)的基于sram的fpga 24提供更稳健的电源线和参考线路连接。此外，包括6t sram电路布局200(单元a)或6t sram电路布局400(单元b)的基于sram的fpga 24受益于feol、meol和beol与相邻逻辑器件的简单邻接，使得基于sram的fpga 24和配置器件22可以彼此直接相邻并且与相邻逻辑器件邻接。此外，6t sram电路布局200(单元a)和6t sram电路布局400(单元b)中的每一个都包括与电源线、参考线和位线对准的导电轨道，诸
如m0层轨道，以提供简单而稳健的连接。
109.图11是示意性地示出根据一些实施例的包括vdd电源轨600和vss参考轨602的6t sram电路布局200(单元a)的示图。利用逻辑规则和技术设计和制造的6t sram电路布局200通过m0层轨道直接连接到vdd电源轨600和vss参考轨602中的每一个。
110.vdd电源轨600电连接到m0层轨道208和220，并且m0层轨道的其余部分被切割，如604所示，使得它们不连接到vdd电源轨600。vss参考轨602电连接到m0层轨道232和240，并且m0层轨道的其余部分被切割，如606所示，使得它们不连接到vss参考轨602。
111.以这种方式，根据逻辑规则和技术设计和制造的6t sram电路布局200稳健地连接到vdd电源600和vss参考602。
112.图12是示意性地示出根据一些实施例的包括vdd电源轨608和vss参考轨610的6t sram电路布局400(单元b)的示图。利用逻辑规则和技术设计和制造的6t sram电路布局400通过m0层轨道直接连接到vdd电源轨608和vss参考轨610中的每一个。
113.vdd电源轨608电连接到m0层轨道408和416，并且m0层轨道的其余部分被切割，如612所示，使得它们不连接到vdd电源轨608。vss参考轨610电连接到m0层轨道424和436，并且m0层轨道的其余部分被切割，如614所示，使得它们不连接到vss参考轨610。
114.以这种方式，根据逻辑规则和技术设计和制造的6t sram电路布局400稳健地连接到vdd电源608和vss参考610。
115.图13是示意性地示出根据一些实施例的连接到外围逻辑电路620的6t sram电路布局200(单元a)的示图。6t sram电路布局200包括vdd电源轨600。
116.6t sram电路布局200受益于feol、meol和beol与相邻逻辑器件的简单邻接，使得6t sram电路布局200可以集成到配置器件22和其他相邻逻辑器件中或与其相邻。此外，6t sram电路布局200包括与电源线、参考线和数据线(诸如位线bl和位线条blb)对准的导电轨道，诸如m0层轨道，以提供简单和稳健的连接。
117.6t sram电路布局200电连接到vdd电源轨600和vss参考轨602(图13中未示出)。vdd电源轨600电连接到m0层轨道208和220，并且m0层轨道的其余部分被切割，如604所示，使得它们不连接到vdd电源轨600。
118.外围逻辑电路620电连接到6t sram电路布局200。vdd(vcc)电源通过m0层轨道220和vdd导电层轨道622并通过m0层轨道208和vdd导电层轨道624从6t sram电路布局200电连接到外围逻辑电路620。vss参考通过m0层轨道240和vss导电层轨道626并通过m0层轨道232和vss导电层轨道628从6t sram电路布局200电连接到外围逻辑电路620。包括位线bl和位线条blb的数据线通过m0层轨道274和blb导电层轨道630并通过m0层轨道258和bl导电层轨道632从6t sram电路布局200电连接到外围逻辑电路620。在一些实施例中，vdd/vcc、vss、bl和blb通过m0层轨道从6t sram电路布局200电连接到外围逻辑电路620。在一些实施例中，vdd导电层轨道622和624是m0层轨道。在一些实施例中，vss导电层轨道626和628是m0层轨道。在一些实施例中，bl导电层轨道632是m0层轨道。在一些实施例中，blb导电层轨道630是m0层轨道。
119.这样，根据逻辑规则和技术设计和制造的6t sram电路布局200可以集成并连接到外围逻辑电路620。
120.图14是示意性地示出根据一些实施例的连接到外围逻辑电路640的6t sram电路
布局400(单元b)的示图。6t sram电路布局400包括vdd电源轨608。
121.6t sram电路布局400受益于feol、meol和beol与相邻逻辑器件的简单邻接，使得6t sram电路布局400可以集成到配置器件22和其他相邻逻辑器件中或与其相邻。此外，6t sram电路布局400包括与电源线、参考线和数据线(诸如位线bl和位线条blb)对准的导电轨道，诸如m0层轨道，以提供简单和稳健的连接。
122.6t sram电路布局400电连接到vdd电源轨608和vss参考轨610(图14中未示出)。vdd电源轨608电连接到m0层轨道416和408，并且m0层轨道的其余部分被切割，如612所示，使得它们不连接到vdd电源轨608。
123.外围逻辑电路640电连接到6t sram电路布局400。vdd(vcc)电源通过m0层轨道416和vdd导电层轨道642并通过m0层轨道408和vdd导电层轨道644从6t sram电路布局400电连接到外围逻辑电路640。vss参考通过m0层轨道436和vss导电层轨道646并通过m0层轨道424和vss导电层轨道648从6t sram电路布局400电连接到外围逻辑电路640。包括位线bl和位线条blb的数据线通过m0层轨道474和blb导电层轨道650并通过m0层轨道458和bl导电层轨道652从6t sram电路布局400电连接到外围逻辑电路640。
124.这样，根据逻辑规则和技术设计和制造的6t sram电路布局400可以集成并连接到外围逻辑电路640。
125.图15是示意性地示出根据一些实施例的连接sram中的晶体管的方法的示图。在700处，该方法包括在sram中提供包括第一漏极/源极端子(276和278之一)的第一晶体管(诸如图3a、图6和图7中所示的pg1、pu1和pd1之一)。在702处，该方法包括提供包括第一栅极端子(节点q处的282)的第二晶体管(pu2和pd2之一)。
126.在704处，该方法包括在第一导电路径(330)中，在第一漏极/源极端子(被md层280覆盖的276和278之一)和第一导电层(m0层轨道286)之间连接第一导电通孔(诸如图8中所示的vd通孔284)。在706处，该方法包括在第一导电层(m0层轨道286)和第二导电层(m1层轨道290)之间连接第二导电通孔(via0通孔288)。
127.在一些实施例中，该方法还包括在第一导电路径(330)中，在第二晶体管(pu2和pd2之一)的第一栅极端子(多晶硅栅极282)和第三导电层(m0层轨道294)之间连接第三导电通孔(vg通孔296)，以及在第二导电层(m1层轨道290)和第三导电层(m0层轨道294)之间连接第四导电通孔(via0通孔292)。在一些实施例中，第一导电层和第三导电层是同一导电层的不同轨道。在一些实施例中，第一导电层和第三导电层是不同的导电层，诸如m0_a和m0_b。在一些实施例中，该方法包括将第一导电层和第三导电层中的至少一个直接连接到配置器件和/或相邻的逻辑器件。
128.在一些实施例中，该方法包括在sram中提供包括第二漏极/源极端子(298和300之一)的第三晶体管(pg2、pu2和pd2之一)和包括第二栅极端子(节点qb处的304)的第四晶体管(pu1和pd1之一)，其中该方法包括在第二导电路径(332)中，在第二漏极/源极端子和第四导电层之间连接第五导电通孔并且在第四导电层和第五导电层之间连接第六导电通孔。在一些实施例中，第一导电路径(330)和第二导电路径(332)具有相似的rc特性，使得第一导电路径(330)和第二导电路径(332)被平衡以提供减少的失配和改进的操作裕度。
129.在一些实施例中，该方法包括使用极紫外光刻来生产第一晶体管、第二晶体管和第一导电路径中的每一个。
130.因此，所公开的实施例提供了根据逻辑规则和技术设计和制造的配置器件22和基于sram的fpga 24，包括sram存储器单元46。以逻辑规则和技术设计和制造的sram存储器单元46更容易与配置器件22和其他外围逻辑器件集成。此外，sram存储器单元46提供更稳健的电源线和参考线连接，受益于feol、meol和beol与相邻逻辑器件的简单邻接，并且通过feol/meol/beol图案提供线和空间推动的一致性，即，在有限的空间内整合布线和布局。
131.所公开的实施例针对根据逻辑规则和技术设计和制造的6t sram存储器单元46。实施例包括第一6t sram电路布局200(单元a)和第二6t sram电路布局400(单元b)。在单元a和单元b中的每一个中，6tsram电路包括连接到beol导电层的meol通孔以提供rc平衡的两个导电路径以减少失配并提供更好的电路操作裕度。此外，单元a和单元b中的每一个都包括与vdd电源轨和vss参考轨对准的导电轨道，以提供到vdd电源和vss参考的更稳健的连接。此外，6t sram电路布局200和400可以直接连接到其他逻辑器件，无需跳线，这提供了改进的ppa。
132.根据一些实施例，一种器件包括具有第一漏极/源极端子的第一晶体管和具有第一栅极端子的第二晶体管。第一导电路径电连接在第一漏极/源极端子和第一栅极端子之间。第一导电路径包括电连接在第一漏极/源极端子和第一导电层的第一轨道之间的第一导电通孔，以及电连接在第一导电层的第一轨道和第二导电层的第一轨道之间的第二导电通孔。
133.在一些实施例中，第一导电路径还包括：第三导电通孔，电连接在第一栅极端子和第三导电层的第一轨道之间；以及第四导电通孔，电连接在第二导电层的第一轨道和第三导电层的第一轨道之间。
134.在一些实施例中，第一导电层和第三导电层是相同的导电层。
135.在一些实施例中，该存储器件包括：第三晶体管，包括第二漏极/源极端子；第四晶体管，包括第二栅极端子；以及第二导电路径，电连接在第二漏极/源极端子和第二栅极端子之间，其中，第二导电路径包括：第五导电通孔，电连接在第二漏极/源极端子和第四导电层的第一轨道之间；以及第六导电通孔，电连接在第四导电层的第一轨道和第五导电层的第一轨道之间。
136.在一些实施例中，第二导电路径还包括：第七导电通孔，电连接在第二栅极端子和第六导电层的第一轨道之间；以及第八导电通孔，电连接在第五导电层的第一轨道和第六导电层的第一轨道之间。
137.在一些实施例中，第一导电层、第三导电层、第四导电层和第六导电层中的至少两者是相同的导电层。
138.在一些实施例中，第一导电路径和第二导电路径提供减小的电阻/电容(rc)失配。
139.在一些实施例中，第一导电层和第二导电层是金属层。
140.在一些实施例中，第一晶体管和第二晶体管中的每一个是finfet和堆叠纳米片晶体管之一。
141.根据进一步的实施例，存储器件包括静态随机存取存储器，该静态随机存取存储器包括包含漏极/源极端子的第一晶体管和包含栅极端子的第二晶体管。导电路径电连接在漏极/源极端子和栅极端子之间。导电路径包括电连接在漏极/源极端子和第一导电层的第一轨道之间的第一导电通孔、电连接在第一导电层的第一轨道和第二导电层的轨道之间
的第二导电通孔、电连接在栅极端子和第三导电层的第一轨道之间的第三导电通孔以及电连接在第三导电层的第一轨道和第二导电层的轨道之间的第四导电通孔，其中，第一导电层的第二轨道和第三导电层的第二轨道中的至少一个与电源轨和参考轨中的至少一个对准。
142.在一些实施例中，第一导电层的第三轨道和第三导电层的第三轨道中的至少一个被配置为直接连接到相邻的逻辑电路。
143.在一些实施例中，静态随机存取存储器被配置为直接邻接相邻的逻辑器件。
144.在一些实施例中，该存储器件包括配置器件和闪存，其中，配置器件被配置为在通电时从闪存加载静态随机存取存储器。
145.在一些实施例中，第一导电层和第三导电层是相同的导电层。
146.根据更进一步公开的方面，一种连接静态随机存取存储器中的晶体管的方法。该方法包括：在静态随机存取存储器中提供包括第一漏极/源极端子的第一晶体管和包括第一栅极端子的第二晶体管；在第一导电路径中，在第一漏极/源极端子和第一导电层的第一轨道之间连接第一导电通孔；以及在第一导电层的第一轨道和第二导电层的轨道之间连接第二导电通孔。
147.在一些实施例中，连接静态随机存取存储器中的晶体管的方法包括：在第一导电路径中，在第二晶体管的第一栅极端子和第三导电层的第一轨道之间连接第三导电通孔；以及在第二导电层的轨道和第三导电层的第一轨道之间连接第四导电通孔。
148.在一些实施例中，连接静态随机存取存储器中的晶体管的方法包括：在静态随机存取存储器中提供包括第二漏极/源极端子的第三晶体管和包括第二栅极端子的第四晶体管；在第二导电路径中，在第二漏极/源极端子和第四导电层的轨道之间连接第五导电通孔；以及在第四导电层的轨道和第五导电层的轨道之间连接第六导电通孔。
149.在一些实施例中，连接静态随机存取存储器中的晶体管的方法，包括使用极紫外光刻制造第一晶体管、第二晶体管和第一导电路径中的每一个。
150.在一些实施例中，连接静态随机存取存储器中的晶体管的方法包括：将第一导电层的第二轨道和第三导电层的第二轨道中的至少一个直接连接到相邻的逻辑器件。
151.在一些实施例中，静态随机存取存储器是根据逻辑规则和技术制造的。
152.本公开概述了各种实施例，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。
技术特征：1.一种存储器件，包括：第一晶体管，包括第一漏极/源极端子；第二晶体管，包括第一栅极端子；以及第一导电路径，电连接在所述第一漏极/源极端子和所述第一栅极端子之间，其中，所述第一导电路径包括：第一导电通孔，电连接在所述第一漏极/源极端子和第一导电层的第一轨道之间；和第二导电通孔，电连接在所述第一导电层的所述第一轨道和第二导电层的第一轨道之间。2.根据权利要求1所述的存储器件，其中，所述第一导电路径还包括：第三导电通孔，电连接在所述第一栅极端子和第三导电层的第一轨道之间；以及第四导电通孔，电连接在所述第二导电层的所述第一轨道和所述第三导电层的所述第一轨道之间。3.根据权利要求2所述的存储器件，其中，所述第一导电层和所述第三导电层是相同的导电层。4.根据权利要求2所述的存储器件，包括：第三晶体管，包括第二漏极/源极端子；第四晶体管，包括第二栅极端子；以及第二导电路径，电连接在所述第二漏极/源极端子和所述第二栅极端子之间，其中，所述第二导电路径包括：第五导电通孔，电连接在所述第二漏极/源极端子和第四导电层的第一轨道之间；以及第六导电通孔，电连接在所述第四导电层的所述第一轨道和第五导电层的第一轨道之间。5.根据权利要求4所述的存储器件，其中，所述第二导电路径还包括：第七导电通孔，电连接在所述第二栅极端子和第六导电层的第一轨道之间；以及第八导电通孔，电连接在所述第五导电层的所述第一轨道和所述第六导电层的所述第一轨道之间。6.根据权利要求5所述的存储器件，其中，所述第一导电层、所述第三导电层、所述第四导电层和所述第六导电层中的至少两者是相同的导电层。7.根据权利要求4所述的存储器件，其中，所述第一导电路径和所述第二导电路径提供减小的电阻/电容(rc)失配。8.根据权利要求1所述的存储器件，其中，所述第一导电层和所述第二导电层是金属层。9.一种存储器件，包括：静态随机存取存储器，包括：第一晶体管，包括漏极/源极端子；第二晶体管，包括栅极端子；导电路径，电连接在所述漏极/源极端子和所述栅极端子之间，所述导电路径包括：第一导电通孔，电连接在所述漏极/源极端子和第一导电层的第一轨道之间；第二导电通孔，电连接在所述第一导电层的所述第一轨道和第二导电层的轨道之间；
第三导电通孔，电连接在所述栅极端子和第三导电层的第一轨道之间；和第四导电通孔，电连接在所述第三导电层的所述第一轨道和所述第二导电层的所述轨道之间，其中，所述第一导电层的第二轨道和所述第三导电层的第二轨道中的至少一个与电源轨和参考轨中的至少一个对准。10.一种连接静态随机存取存储器中的晶体管的方法，包括：在静态随机存取存储器中提供包括第一漏极/源极端子的第一晶体管和包括第一栅极端子的第二晶体管；在第一导电路径中，在所述第一漏极/源极端子和第一导电层的第一轨道之间连接第一导电通孔；以及在所述第一导电层的所述第一轨道和第二导电层的轨道之间连接第二导电通孔。
技术总结一种存储器件包括包含第一漏极/源极端子的第一晶体管和包含第一栅极端子的第二晶体管。第一导电路径电连接在第一漏极/源极端子和第一栅极端子之间。第一导电路径包括电连接在第一漏极/源极端子和第一导电层的第一轨道之间的第一导电通孔，以及电连接在第一导电层的第一轨道和第二导电层的第一轨道之间的第二导电通孔。本发明的实施例还提供了连接静态随机存取存储器中的晶体管的方法。随机存取存储器中的晶体管的方法。随机存取存储器中的晶体管的方法。
技术研发人员：于殿圣 张峻玮 廖忠志
受保护的技术使用者：台湾积体电路制造股份有限公司
技术研发日：2022.07.04
技术公布日：2022/11/1
