1.本公开涉及半导体制造技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术：2.随着半导体制程尺寸微缩，在动态随机存取存储器(dynamic random access memory，简称dram)制程工艺中，关键尺寸变小；在接触结构的制程中，沟槽的深宽比越来越高，导致接触结构材料填充不充分及存在孔隙(void)的缺陷越来越严重，从而造成严重的电性异常问题，如阻值偏高，进而影响半导体制程的良率(yield loss)。
3.因此，如何改善半导体制程中接触结构材料填充不充分及存在孔隙的缺陷，是亟需解决的问题。
技术实现要素：4.基于此，有必要针对现有技术中的不足之处，提供一种半导体结构及其制备方法。
5.一方面，本公开提供了一种半导体结构的制备方法，包括：
6.提供衬底；
7.于所述衬底上形成多个间隔排布的位线结构；所述位线结构包括叠层结构；所述叠层结构包括由下至上依次叠置的位线导电层及位线介质层；
8.形成初始填充介质层，所述初始填充介质层至少填满相邻所述位线结构之间的间隙；
9.去除位于相邻所述位线结构之间的部分所述初始填充介质层，形成填充介质层；其中，在垂直于所述衬底的方向上，所述填充介质层的高度小于所述位线结构的高度；
10.去除所述填充介质层及部分所述位线介质层，以于相邻所述位线结构之间形成存储节点接触孔；
11.于所述存储节点接触孔内形成存储节点接触结构，所述存储节点接触结构无孔隙填充于所述存储节点接触孔内。
12.在其中一个实施例中，所述去除部分所述初始填充介质层，包括：
13.于所述位线结构及所述初始填充介质层的上表面形成图形化光刻胶层；
14.基于所述图形化光刻胶层，刻蚀去除位于相邻所述位线结构之间的部分所述初始填充介质层；
15.去除所述图形化光刻胶层。
16.在其中一个实施例中，相邻所述位线结构之间的所述衬底的上表面还形成有底部介质层；
17.所述去除所述填充介质层及部分所述位线介质层，包括：
18.去除高于所述填充介质层上表面的所述位线介质层；
19.去除所述填充介质层；
20.所述去除所述填充介质层之后，所述半导体结构的制备方法还包括：
21.去除所述底部介质层，以暴露出所述衬底。
22.在其中一个实施例中，所述位线结构还包括侧墙；
23.所述侧墙位于所述叠层结构的侧壁；
24.所述去除部分所述位线介质层的同时，还去除部分所述侧墙。
25.在其中一个实施例中，所述于所述存储节点接触孔内形成存储节点接触结构之后，所述半导体结构的制备方法还包括：
26.去除裸露的所述侧墙。
27.在其中一个实施例中，所述于所述存储节点接触孔内形成存储节点接触结构，包括：
28.形成导电材料层；所述导电材料层填满所述存储节点接触孔，并覆盖所述位线结构；
29.对所述导电材料层进行回刻，以去除位于所述存储节点接触孔之外的所述导电材料层及位于所述存储节点接触孔内的部分所述导电材料层；保留于所述存储节点接触孔内的所述导电材料层即为所述存储节点接触结构。
30.在其中一个实施例中，所述衬底包括阵列区域及位于所述阵列区域外围的外围区域；
31.所述外围区域还形成有覆盖介质层，所述覆盖介质层覆盖所述外围区域；
32.所述去除部分所述位线介质层的同时，所述半导体结构的制备方法还包括：
33.去除部分所述覆盖介质层，使得保留的所述覆盖介质层的上表面与所述填充介质层的上表面齐平。
34.在其中一个实施例中，所述导电材料层还覆盖所述外围区域保留的所述覆盖介质层的上表面；
35.所述于所述存储节点接触孔内形成存储节点接触结构，包括：
36.对所述导电材料层进行回刻，以去除位于保留的所述覆盖介质层上表面的所述导电材料层。
37.在其中一个实施例中，所述外围区域的上表面还形成有晶体管，所述覆盖介质层包覆所述晶体管。
38.在其中一个实施例中，去除位于相邻所述位线结构之间的部分所述初始填充介质层的过程中，去除的所述初始填充介质层的厚度为所述位线介质层高度的1/2～2/3。
39.在其中一个实施例中，于所述衬底上形成多个间隔排布的位线结构之前，所述半导体结构的制备方法还包括：
40.于所述衬底内形成埋入式字线，所述埋入式字线沿第一方向延伸；所述位线结构沿第二方向延伸；所述第二方向与所述第一方向相交。
41.在其中一个实施例中，所述衬底内形成有浅沟槽隔离结构，所述浅沟槽隔离结构于所述衬底内隔离出多个间隔排布的有源区；
42.于所述衬底内形成所述埋入式字线之后，且于所述衬底上形成多个间隔排布的位线结构之前，所述半导体结构的制备方法还包括：
43.于所述衬底内形成位线接触结构，所述位线接触结构与所述有源区相接触；所述位线结构的所述位线导电层与所述位线接触结构相接触。
44.另一方面，本公开还根据一些实施例，提供一种半导体结构，包括：
45.衬底，所述衬底上具有多个间隔排布的位线结构；所述位线结构包括叠层结构；所述叠层结构包括由下至上依次叠置的位线导电层及位线介质层；
46.存储节点接触孔，所述存储节点接触孔位于相邻所述位线结构之间；
47.存储节点接触结构，所述存储节点接触结构位于所述存储节点接触孔内；
48.其中，所述存储节点接触孔的形成方法包括：
49.形成初始填充介质层，所述初始填充介质层至少填满相邻所述位线结构之间的间隙；
50.去除位于相邻所述位线结构之间的部分所述初始填充介质层，形成填充介质层，其中，在垂直于所述衬底的方向上，所述填充介质层的高度小于所述位线结构的高度；
51.去除所述填充介质层及部分所述位线介质层，以于相邻所述位线结构之间形成存储节点接触孔。
52.在其中一个实施例中，所述位线结构还包括侧墙，所述侧墙位于所述叠层结构的侧壁；
53.所述衬底内还具有埋入式字线，所述埋入式字线沿第一方向延伸；所述位线结构沿第二方向延伸；所述第二方向与所述第一方向相交；
54.所述衬底内形成有浅沟槽隔离结构，所述浅沟槽隔离结构于所述衬底内隔离出多个间隔排布的有源区；所述半导体结构还包括：
55.位线接触结构，所述位线接触结构与所述有源区相接触；所述位线结构的所述位线导电层与所述位线接触结构相接触。
56.在其中一个实施例中，所述衬底包括阵列区域及位于所述阵列区域外围的外围区域；
57.所述外围区域的上表面还形成有晶体管，所述外围区域形成有覆盖介质层，所述覆盖介质层包覆所述晶体管。
58.本公开提供的半导体结构及其制备方法，至少具有如下有益效果：
59.本公开提供的半导体结构的制备方法，在制备形成相邻位线结构之间用于容纳存储节点接触结构的沟槽时，利用初始填充介质层与位线介质层蚀刻比的不同，先去除部分初始填充介质层形成填充介质层，再去除填充介质层及部分位线介质层，这样能够降低制备所得沟槽的深宽比，避免存储节点接触结构因填充不充分而存在孔隙，进而能够改善所得半导体结构的电性，并提升制程良率。
60.在本公开提供的半导体结构中，存储节点接触孔是利用初始填充介质层与位线介质层蚀刻比的不同，先去除部分初始填充介质层形成填充介质层，再去除填充介质层及部分位线介质层而形成的，因此相邻位线结构之间用于容纳存储节点接触结构的沟槽深宽比减小，位于存储节点接触孔内的存储节点接触结构不会存在孔隙，能避免造成电性异常问题。
附图说明
61.为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本
公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
62.图1为本公开一实施例中半导体结构的制备方法的流程图；
63.图2中的(a)图为本公开一实施例提供的半导体结构的制备方法中步骤s3所得结构在图3中aa'方向上的截面结构示意图，图2中的(b)图为本公开一实施例提供的半导体结构的制备方法中步骤s3所得结构在图3中bb'方向上的截面结构示意图，图2中的(c)图为本公开一实施例提供的半导体结构的制备方法中步骤s3所得结构在外围区域的截面结构示意图；
64.图3为本公开一实施例提供的半导体结构的制备方法中步骤s2所得结构中阵列区域的俯视结构示意图；
65.图4为本公开一实施例提供的半导体结构的制备方法中步骤s4的流程图；
66.图5中的(a)图为本公开一实施例提供的半导体结构的制备方法中步骤s401所得结构在沿图3中aa'方向上的截面结构示意图，图5中的(b)图为本公开一实施例提供的半导体结构的制备方法中步骤s401所得结构在沿图3中bb'方向上的截面结构示意图，图5中的(c)图为本公开一实施例提供的半导体结构的制备方法中步骤s401所得结构在外围区域的截面结构示意图；
67.图6中的(a)图为本公开一实施例提供的半导体结构的制备方法中步骤s403所得结构在沿图3中aa'方向上的截面结构示意图，图6中的(b)图为本公开一实施例提供的半导体结构的制备方法中步骤s403所得结构在沿图3中bb'方向上的截面结构示意图，图6中的(c)图为本公开一实施例提供的半导体结构的制备方法中步骤s403所得结构在外围区域的截面结构示意图；
68.图7为本公开一实施例提供的半导体结构的制备方法中步骤s5的流程图；
69.图8中的(a)图为本公开一实施例提供的半导体结构的制备方法中步骤s502所得结构在沿图3中aa'方向上的截面结构示意图，图8中的(b)图为本公开一实施例提供的半导体结构的制备方法中步骤s502所得结构在沿图3中bb'方向上的截面结构示意图，图8中的(c)图为本公开一实施例提供的半导体结构的制备方法中步骤s502所得结构在外围区域的截面结构示意图；
70.图9为本公开一实施例提供的半导体结构的制备方法中步骤s6的流程图；
71.图10中的(a)图为本公开一实施例提供的半导体结构的制备方法中步骤s601所得结构在沿图3中aa'方向上的截面结构示意图，图10中的(b)图为本公开一实施例提供的半导体结构的制备方法中步骤s601所得结构在沿图3中bb'方向上的截面结构示意图，图10中的(c)图为本公开一实施例提供的半导体结构的制备方法中步骤s601所得结构在外围区域的截面结构示意图；
72.图11中的(a)图为本公开一实施例提供的半导体结构的制备方法中步骤s602所得结构在沿图3中aa'方向上的截面结构示意图，图11中的(b)图为本公开一实施例提供的半导体结构的制备方法中步骤s602所得结构在沿图3中bb'方向上的截面结构示意图，图11中的(c)图为本公开一实施例提供的半导体结构的制备方法中步骤s602所得结构在外围区域的截面结构示意图；
73.图12中的(a)图为本公开一实施例提供的半导体结构的制备方法中去除裸露的侧
墙后所得结构在沿图3中aa'方向上的截面结构示意图，图12中的(b)图为本公开一实施例提供的半导体结构的制备方法中去除裸露的侧墙后所得结构在沿图3中bb'方向上的截面结构示意图，图12中的(c)图为本公开一实施例提供的半导体结构的制备方法中去除裸露的侧墙后所得结构在外围区域的截面结构示意图；图12中的(a)图亦为本公开一实施例提供的半导体结构在沿图3中aa'方向上的截面结构示意图，图12中的(b)图亦为本公开一实施例提供的半导体结构在沿图3中bb'方向上的截面结构示意图，图12中的(c)图亦为本公开一实施例提供的半导体结构在外围区域的截面结构示意图。
74.附图标记说明：
75.1、衬底；101、覆盖介质层；102、晶体管；103、埋入式字线；104、浅沟槽隔离结构；105、有源区；106、位线接触结构；2、位线结构；201、位线导电层；202、位线介质层；203、侧墙；3、初始填充介质层；4、填充介质层；401、图形化光刻胶层；5、存储节点接触孔；6、存储节点接触结构；601、导电材料层；7、底部介质层。
具体实施方式
76.为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的首选实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本公开的公开内容更加透彻全面。
77.除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。
78.应当明白，当元件或层被称为“于
…
上”其它元件或层时，其可以直接地在其它元件或层上，或者可以存在居间的元件或层。应当明白，尽管可使用术语第一、第二等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一方向称为第二方向，且类似地，可以将第二方向称为第一方向；第一方向与第二方向为不同的方向。
79.空间关系术语例如“于
…
上”、
“…
的上表面”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“于
…
上”、
“…
的上表面”元件或特征将取向为在其它元件或特征“下”。因此，示例性术语“于
…
上”、
“…
的上表面”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
80.在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
81.这里参考作为本公开的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本公开的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本公开的范围。
82.本公开根据一些实施例，提供一种半导体结构的制备方法。
83.请参阅图1，在其中一个实施例中，半导体结构的制备方法可以包括如下步骤：
84.s1：提供衬底。
85.s2：于衬底上形成多个间隔排布的位线结构；位线结构可以包括叠层结构；而叠层结构则可以包括由下至上依次叠置的位线导电层及位线介质层。
86.s3：形成初始填充介质层；初始填充介质层应当至少填满相邻位线结构之间的间隙。
87.s4：去除位于相邻位线结构之间的部分初始填充介质层，以形成填充介质层；其中，在垂直于衬底的方向上，填充介质层的高度应当小于位线结构的高度。
88.s5：去除填充介质层及部分位线介质层，以于相邻位线结构之间形成存储节点接触孔。
89.s6：于存储节点接触孔内形成存储节点接触结构，存储节点接触结构无孔隙填充于存储节点接触孔内。
90.上述实施例提供的半导体结构的制备方法，在制备形成相邻位线结构之间用于容纳存储节点接触结构的沟槽时，利用初始填充介质层与位线介质层蚀刻比的不同，先去除部分初始填充介质层形成填充介质层，定义出后续所得沟槽的尺寸，再去除填充介质层及部分位线介质层，这样能够降低制备所得沟槽的深宽比，避免存储节点接触结构因填充不充分而存在孔隙，进而能够改善所得半导体结构的电性，并提升制程良率。
91.请参阅图2，在步骤s1中，提供衬底1。
92.本公开提供的半导体结构的制备方法，对于衬底1的材质并不做具体限定。作为示例，衬底1可以包括但不限于硅衬底、蓝宝石衬底、玻璃衬底、碳化硅衬底、氮化镓衬底或砷化镓衬底等等中的任意一种或几种；也就是说，衬底1的材质可以包括但不限于硅(si)、蓝宝石、玻璃、碳化硅(sic)、氮化镓(gan)或砷化镓(gaas)等等中的任意一种或几种。
93.在本公开一些可能的实施例中，衬底1可以包括阵列区域及位于阵列区域外围的外围区域(periphery)。
94.请参阅图2中的(a)图及图2中的(b)图，在本公开提供的半导体结构的制备方法中，衬底1内可以形成有浅沟槽隔离结构104，浅沟槽隔离结构104于衬底1内隔离出多个间隔排布的有源区105。
95.请继续参阅图2，在步骤s2中，于衬底1上形成多个间隔排布的位线结构2。
96.具体的，位线结构2可以包括叠层结构。叠层结构可以包括由下至上依次叠置的位线导电层201及位线介质层202。
97.在其中一个实施例中，在衬底1上形成多个间隔排布的位线结构2之前，半导体结构的制备方法还可以包括形成埋入式字线103的步骤。
98.具体的，可以在衬底1内形成沿第一方向延伸的埋入式字线103。在此基础上，位线
结构2应当沿第二方向延伸，且第二方向应当与第一方向相交。
99.本公开提供的半导体结构的制备方法，对于位线导电层201及位线介质层202的材质均不做具体限定。作为示例，位线导电层201的材质可以包括但不限于钛(ti)或钨(w)。作为示例，位线介质层202可以包括但不仅限于氮化硅(sin)层。
100.在一些衬底1内形成有埋入式字线103的实施例中，半导体结构的制备方法还可以在形成位线结构2之前，在衬底1内形成位线接触结构106。
101.具体的，位线接触结构106应当与有源区105相接触。在此基础上，位线结构2的位线导电层201应当与位线接触结构106相接触。
102.本公开提供的半导体结构的制备方法，对于位线接触结构106的材质并不做具体限定。作为示例，位线接触结构106可以包括但不限于多晶硅层、氮化钛(tin)层和/或钨层中的任意一种或几种。
103.请继续参阅图2，在步骤s3中，形成初始填充介质层3。
104.具体的，初始填充介质层3至少应当填满相邻位线结构2之间的间隙。
105.请结合图3继续参阅图2，图3示出了本公开实施例中的aa'方向和bb'方向；图2中的(a)图示出了本公开中步骤s3所得结构在沿图3中aa'方向上的截面结构示意图，图2中的(b)图示出了本公开中步骤s3所得结构在沿图3中bb'方向上的截面结构示意图。
106.需要说明的是，图3示出的是步骤s2所得结构中阵列区域的俯视结构示意图。
107.在步骤s4中，去除位于相邻位线结构2之间的部分初始填充介质层3，将剩余的初始填充介质层3作为填充介质层4。在垂直于衬底1的方向上，填充介质层4的高度应当小于位线结构2的高度。
108.在本公开提供的半导体结构的制备方法中，可以通过步骤s4去除部分初始填充介质层3形成填充介质层4，定义出步骤s5中要去除的位线介质层202的尺寸。
109.本公开提供的半导体结构的制备方法中，对于去除位于相邻位线结构2之间的部分初始填充介质层3的过程中所去除初始填充介质层3的厚度并不做具体限定。作为示例，去除位于相邻位线结构2之间的部分初始填充介质层3的过程中所去除初始填充介质层3的厚度可以为位线介质层202高度的1/2～2/3；譬如，去除的初始填充介质层3的厚度可以为位线介质层202高度的1/2、7/12或2/3等等。
110.本公开提供的半导体结构的制备方法，对于初始填充介质层3及填充介质层4的材质并不做具体限定。作为示例，初始填充介质层3及填充介质层4均可以包括但不仅限于旋涂式介电材料(spin on dielectric，简称sod)层。采用旋转涂覆方式形成的初始填充介质层3及填充介质层4可以具有较好的粘附性和间隙填充能力。
111.请结合图4参阅图5至图6，在其中一个实施例中，可以采用如下的步骤去除位于相邻位线结构2之间的部分初始填充介质层3，包括：
112.s401：于位线结构2及初始填充介质层3的上表面形成图形化光刻胶层401。
113.如图5所示，图5中的(a)图示出了本公开中步骤s401所得结构在沿图3中aa'方向上的截面结构示意图，图5中的(b)图示出了本公开中步骤s401所得结构在沿图3中bb'方向上的截面结构示意图。需要说明的是，图形化光刻胶层401内具有开口(未示出)，开口暴露出阵列区域，故图5中的(a)图及图5中的(b)对应图形化光刻胶层401内的开口，并不存在图形化光刻胶层401。
114.s402：基于图形化光刻胶层401，刻蚀去除位于相邻位线结构2之间的部分初始填充介质层3。
115.s403：去除图形化光刻胶层401。
116.如图6所示，图6中的(a)图示出了本公开中步骤s403所得结构在沿图3中aa'方向上的截面结构示意图，图6中的(b)图示出了本公开中步骤s403所得结构在沿图3中bb'方向上的截面结构示意图。
117.本公开对于步骤s401中形成图形化光刻胶层401的方式并不做具体限定。作为示例，可以采用如下的方法形成图形化光刻胶层401，比如：采用涂布-固化法、喷墨打印法或沉积法形成覆盖所得结构上表面的光刻胶层；通过掩膜、曝光、显影、刻蚀等图形化处理方式，对前述光刻胶层进行图形化处理，得到图形化光刻胶层401。
118.本公开提供的半导体结构的制备方法，对于步骤s401中图形化光刻胶层401的材质并不做具体限定。作为示例，图形化光刻胶层401的材质可以包括反胶材料。
119.本公开对于步骤s402中去除部分初始填充介质层3的方式并不做具体限定。作为示例，可以采用但不仅限于氧化物清洁(cln)工艺去除部分初始填充介质层3。
120.本公开对于步骤s403中去除图形化光刻胶层401的方式并不做具体限定。作为示例，可以采用但不仅限于灰化(ash)工艺去除图形化光刻胶层401。
121.请参阅图7至图8，在步骤s5中，去除填充介质层4及部分位线介质层202，以于相邻位线结构2之间形成存储节点接触孔5。
122.如图7所示，在其中一个实施例中，可以采用如下的步骤去除填充介质层4及部分位线介质层202，包括：
123.s501：去除高于填充介质层4上表面的位线介质层202。
124.s502：去除填充介质层4。
125.如图8所示，图8中的(a)图示出了本公开中步骤s502所得结构在沿图3中aa'方向上的截面结构示意图，图8中的(b)图示出了本公开中步骤s502所得结构在沿图3中bb'方向上的截面结构示意图。
126.在本公开一些可能的实施例中，如图6中的(a)图所示，相邻位线结构2之间的衬底1的上表面还可以形成有底部介质层7。在此基础上，如图8中的(a)图所示，半导体结构的制备方法还可以在去除填充介质层4之后，去除底部介质层7，以暴露出衬底1。
127.在本公开一些可能的实施例中，如图6中的(a)图所示，位线结构2还可以包括侧墙203。在此基础上，如图8中的(a)图所示，半导体结构的制备方法在去除部分位线介质层202的同时，还可以去除部分侧墙203。
128.如前所述，在本公开一些可能的实施例中，衬底1可以包括阵列区域及位于阵列区域外围的外围区域。如图6中的(c)图所示，外围区域还形成有覆盖外围区域的覆盖介质层101。
129.在此基础上，如图8中的(c)图所示，半导体结构的制备方法在去除部分位线介质层202的同时，还可以去除部分覆盖介质层101，并使得保留的覆盖介质层101的上表面与填充介质层4的上表面齐平。
130.在上述实施例中，可以在去除高于填充介质层4上表面的位线介质层202时，同步对部分覆盖介质层101进行去除，直至保留的覆盖介质层101的上表面与填充介质层4的上
表面齐平，停止去除。
131.在其中一个实施例中，外围区域的上表面还形成有晶体管102。
132.具体的，覆盖介质层101可以包覆晶体管102。
133.本公开提供的半导体结构的制备方法，对于晶体管102的形式并不做具体限定。作为示例，晶体管102可以包括但不仅限于场效应管(metal-oxide-semiconductor field-effect transistor，简称mosfet或mos管)。
134.本公开提供的半导体结构的制备方法，对于覆盖介质层101的材质并不做具体限定。作为示例，覆盖介质层101的材质可以包括但不仅限于氮化硅层。
135.在其中一个实施例中，覆盖介质层101的材质可以与位线介质层202的材质相同。
136.在一些可能的实施例中，外围区域内可以形成有垫氧层及氮化物层。可以在衬底1上依次形成垫氧层及氮化物层，浅沟槽隔离结构104可以形成于氮化物层远离垫氧层的表面。
137.请参阅图9至图11，在步骤s6中，于存储节点接触孔5内形成存储节点接触结构6，存储节点接触结构6无孔隙填充于存储节点接触孔5内。
138.如图9所示，在其中一个实施例中，可以采用如下的步骤在存储节点接触孔5内形成存储节点接触结构6，包括：
139.s601：形成导电材料层601。
140.具体的，导电材料层601应当填满存储节点接触孔5，并覆盖位线结构2。
141.如图10所示，图10中的(a)图示出了本公开中步骤s601所得结构在沿图3中aa'方向上的截面结构示意图，图10中的(b)图示出了本公开中步骤s601所得结构在沿图3中bb'方向上的截面结构示意图。
142.s602：对导电材料层601进行回刻，以去除位于存储节点接触孔5之外的导电材料层601及位于存储节点接触孔5内的部分导电材料层601；保留于存储节点接触孔5内的导电材料层601即为存储节点接触结构6。
143.如图11所示，图11中的(a)图示出了本公开中步骤s602所得结构在沿图3中aa'方向上的截面结构示意图，图11中的(b)图示出了本公开中步骤s602所得结构在沿图3中bb'方向上的截面结构示意图。
144.本公开对于步骤s601中形成导电材料层601的方式并不做具体限定。作为示例，可以包括但不限于化学气相沉积工艺(chemical vapor deposition，简称cvd)、物理气相沉积(physical vapor deposition，简称pvd)、高密度等离子沉积工艺(plasma chemical vapor deposition，简称pcvd)、等离子体增强沉积工艺(plasma enhanced chemical vapor deposition，简称pecvd)或原子层沉积(atomic layer deposition，简称ald)工艺来形成导电材料层601。
145.本公开提供的半导体结构的制备方法，对于导电材料层601的材质均不做具体限定。作为示例，导电材料层601的材质可以包括但不限于氮化钛、钛、硅化钨(si2w)或钨等等中的任意一种或几种。
146.在衬底1可以包括外围区域的实施例中，步骤s601中形成的导电材料层601还可以覆盖外围区域保留的覆盖介质层101的上表面。
147.在此基础上，在存储节点接触孔5内形成存储节点接触结构6的过程中，还可以包
括对导电材料层601进行回刻，以去除位于保留的覆盖介质层101上表面的导电材料层601的步骤。
148.请参阅图12中的(a)图及图12中的(b)图，在位线结构2包括侧墙203的实施例中，在存储节点接触孔5内形成存储节点接触结构6之后，半导体结构的制备方法还可以包括去除裸露的侧墙203的步骤。
149.应该理解的是，虽然图1、图4、图7和图9的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1、图4、图7和图9中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
150.本公开还根据一些实施例，提供一种半导体结构。所述半导体结构可以采用前述一些实施例中的制备方法制备获得。
151.请继续参阅图12中的(a)图及图12中的(b)图，在其中一个实施例中，半导体结构可以包括衬底1、存储节点接触孔5及存储节点接触结构6。
152.其中，衬底1上具有多个间隔排布的位线结构2；位线结构2包括叠层结构；叠层结构包括由下至上依次叠置的位线导电层201及位线介质层202。存储节点接触孔5位于相邻位线结构2之间。存储节点接触结构6位于存储节点接触孔5内。
153.上述实施例中存储节点接触孔5可以采用如下的步骤制备而得，比如：
154.形成初始填充介质层3，初始填充介质层3至少填满相邻位线结构2之间的间隙；形成初始填充介质层3之后，去除位于相邻位线结构2之间的部分初始填充介质层3，形成填充介质层4，其中，在垂直于衬底1的方向上，填充介质层4的高度小于位线结构2的高度；形成填充介质层4之后，去除填充介质层4及部分位线介质层202，以于相邻位线结构2之间形成存储节点接触孔5。
155.在上述实施例提供的半导体结构中，存储节点接触孔5是利用初始填充介质层3与位线介质层202蚀刻比的不同，先去除部分初始填充介质层3形成填充介质层4，再去除填充介质层4及部分位线介质层202而形成的，因此相邻位线结构2之间用于容纳存储节点接触结构6的沟槽深宽比减小，位于存储节点接触孔5内的存储节点接触结构6不会存在孔隙，能避免造成电性异常问题。
156.作为示例，在本公开提供的半导体结构中衬底1可以包括但不限于硅衬底、蓝宝石衬底、玻璃衬底、碳化硅衬底、氮化镓衬底或砷化镓衬底等等中的任意一种或几种。
157.作为示例，在本公开提供的半导体结构中位线导电层201的材质可以包括但不限于钛(ti)或钨(w)。位线介质层202可以包括但不仅限于氮化硅(sin)层。
158.作为示例，在本公开提供的半导体结构中存储节点接触结构6的材质可以包括但不限于氮化钛、钛、硅化钨(si2w)或钨等等中的任意一种或几种。
159.请继续参阅图12中的(a)图及图12中的(b)图，在其中一个实施例中，位线结构2还可以包括侧墙203，侧墙203位于叠层结构的侧壁。
160.请继续参阅图12中的(a)图及图12中的(b)图，在其中一个实施例中，衬底1内还可
以具有沿第一方向延伸的埋入式字线103。在此基础上，位线结构2则应当沿第二方向延伸，且第二方向与第一方向相交。
161.请继续参阅图12中的(a)图及图12中的(b)图，在其中一个实施例中，衬底1内形成有浅沟槽隔离结构104，浅沟槽隔离结构104可以在衬底1内隔离出多个间隔排布的有源区105。
162.请继续参阅图12中的(a)图及图12中的(b)图，在其中一个实施例中，半导体结构还可以包括位线接触结构106。位线接触结构106应当与有源区105相接触；在此基础上，位线结构2的位线导电层201与位线接触结构106相接触。
163.作为示例，在本公开提供的半导体结构中位线接触结构106可以包括但不限于多晶硅层、氮化钛层和/或钨层中的任意一种或几种。
164.请继续参阅图12中的(c)图，衬底1包括阵列区域及位于阵列区域外围的外围区域。在此基础上，外围区域的上表面还可以形成有晶体管102。
165.作为示例，在本公开提供的半导体结构中晶体管102可以包括但不仅限于mos管。
166.在其中一个实施例中，外围区域还可以形成有覆盖介质层101，覆盖介质层101包覆晶体管102。
167.作为示例，在本公开提供的半导体结构中覆盖介质层101的材质可以包括但不仅限于氮化硅层。
168.需要注意的是，本公开实施例中半导体结构的制备方法均可用于制备对应的半导体结构，故而方法实施例与结构实施例之间的技术特征，在不产生冲突的前提下可以相互替换及补充，以使得本领域技术人员能够获悉本公开的技术内容。
169.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
170.以上所述实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干变形和改进，这些都属于本公开的保护范围。因此，本公开专利的保护范围应以所附权利要求为准。
技术特征：1.一种半导体结构的制备方法，其特征在于，包括：提供衬底；于所述衬底上形成多个间隔排布的位线结构；所述位线结构包括叠层结构；所述叠层结构包括由下至上依次叠置的位线导电层及位线介质层；形成初始填充介质层，所述初始填充介质层至少填满相邻所述位线结构之间的间隙；去除位于相邻所述位线结构之间的部分所述初始填充介质层，形成填充介质层；其中，在垂直于所述衬底的方向上，所述填充介质层的高度小于所述位线结构的高度；去除所述填充介质层及部分所述位线介质层，以于相邻所述位线结构之间形成存储节点接触孔；于所述存储节点接触孔内形成存储节点接触结构，所述存储节点接触结构无孔隙填充于所述存储节点接触孔内。2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述去除部分所述初始填充介质层，包括：于所述位线结构及所述初始填充介质层的上表面形成图形化光刻胶层；基于所述图形化光刻胶层，刻蚀去除位于相邻所述位线结构之间的部分所述初始填充介质层；去除所述图形化光刻胶层。3.根据权利要求1所述的半导体结构的制备方法，其特征在于，相邻所述位线结构之间的所述衬底的上表面还形成有底部介质层；所述去除所述填充介质层及部分所述位线介质层，包括：去除高于所述填充介质层上表面的所述位线介质层；去除所述填充介质层；所述去除所述填充介质层之后，所述半导体结构的制备方法还包括：去除所述底部介质层，以暴露出所述衬底。4.根据权利要求3所述的半导体结构的制备方法，其特征在于，所述位线结构还包括侧墙；所述侧墙位于所述叠层结构的侧壁；所述去除部分所述位线介质层的同时，还去除部分所述侧墙。5.根据权利要求4所述的半导体结构的制备方法，其特征在于，所述于所述存储节点接触孔内形成存储节点接触结构之后，所述半导体结构的制备方法还包括：去除裸露的所述侧墙。6.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述于所述存储节点接触孔内形成存储节点接触结构，包括：形成导电材料层；所述导电材料层填满所述存储节点接触孔，并覆盖所述位线结构；对所述导电材料层进行回刻，以去除位于所述存储节点接触孔之外的所述导电材料层及位于所述存储节点接触孔内的部分所述导电材料层；保留于所述存储节点接触孔内的所述导电材料层即为所述存储节点接触结构。7.根据权利要求6所述的半导体结构的制备方法，其特征在于，所述衬底包括阵列区域及位于所述阵列区域外围的外围区域；
所述外围区域还形成有覆盖介质层，所述覆盖介质层覆盖所述外围区域；所述去除部分所述位线介质层的同时，所述半导体结构的制备方法还包括：去除部分所述覆盖介质层，使得保留的所述覆盖介质层的上表面与所述填充介质层的上表面齐平。8.根据权利要求7所述的半导体结构的制备方法，其特征在于，所述导电材料层还覆盖所述外围区域保留的所述覆盖介质层的上表面；所述于所述存储节点接触孔内形成存储节点接触结构，包括：对所述导电材料层进行回刻，以去除位于保留的所述覆盖介质层上表面的所述导电材料层。9.根据权利要求7所述的半导体结构的制备方法，其特征在于，所述外围区域的上表面还形成有晶体管，所述覆盖介质层包覆所述晶体管。10.根据权利要求1所述的半导体结构的制备方法，其特征在于，去除位于相邻所述位线结构之间的部分所述初始填充介质层的过程中，去除的所述初始填充介质层的厚度为所述位线介质层高度的1/2～2/3。11.根据权利要求1所述的半导体结构的制备方法，其特征在于，于所述衬底上形成多个间隔排布的位线结构之前，所述半导体结构的制备方法还包括：于所述衬底内形成埋入式字线，所述埋入式字线沿第一方向延伸；所述位线结构沿第二方向延伸；所述第二方向与所述第一方向相交。12.根据权利要求11所述的半导体结构的制备方法，其特征在于，所述衬底内形成有浅沟槽隔离结构，所述浅沟槽隔离结构于所述衬底内隔离出多个间隔排布的有源区；于所述衬底内形成所述埋入式字线之后，且于所述衬底上形成多个间隔排布的位线结构之前，所述半导体结构的制备方法还包括：于所述衬底内形成位线接触结构，所述位线接触结构与所述有源区相接触；所述位线结构的所述位线导电层与所述位线接触结构相接触。13.一种半导体结构，其特征在于，所述半导体结构包括：衬底，所述衬底上具有多个间隔排布的位线结构；所述位线结构包括叠层结构；所述叠层结构包括由下至上依次叠置的位线导电层及位线介质层；存储节点接触孔，所述存储节点接触孔位于相邻所述位线结构之间；存储节点接触结构，所述存储节点接触结构位于所述存储节点接触孔内；其中，所述存储节点接触孔的形成方法包括：形成初始填充介质层，所述初始填充介质层至少填满相邻所述位线结构之间的间隙；去除位于相邻所述位线结构之间的部分所述初始填充介质层，形成填充介质层，其中，在垂直于所述衬底的方向上，所述填充介质层的高度小于所述位线结构的高度；去除所述填充介质层及部分所述位线介质层，以于相邻所述位线结构之间形成存储节点接触孔。14.根据权利要求13所述的半导体结构，其特征在于，所述位线结构还包括侧墙，所述侧墙位于所述叠层结构的侧壁；所述衬底内还具有埋入式字线，所述埋入式字线沿第一方向延伸；所述位线结构沿第二方向延伸；所述第二方向与所述第一方向相交；
所述衬底内形成有浅沟槽隔离结构，所述浅沟槽隔离结构于所述衬底内隔离出多个间隔排布的有源区；所述半导体结构还包括：位线接触结构，所述位线接触结构与所述有源区相接触；所述位线结构的所述位线导电层与所述位线接触结构相接触。15.根据权利要求13所述的半导体结构，其特征在于，所述衬底包括阵列区域及位于所述阵列区域外围的外围区域；所述外围区域的上表面还形成有晶体管，所述外围区域形成有覆盖介质层，所述覆盖介质层包覆所述晶体管。
技术总结本公开涉及一种半导体结构及其制备方法。所述半导体结构的制备方法包括：于衬底上形成多个间隔排布的位线结构；形成初始填充介质层，初始填充介质层至少填满相邻位线结构之间的间隙；去除位于相邻位线结构之间的部分初始填充介质层，形成填充介质层，在垂直于衬底的方向上，填充介质层的高度小于位线结构的高度；去除填充介质层及部分位线介质层，以于相邻位线结构之间形成存储节点接触孔；于存储节点接触孔内形成存储节点接触结构，存储节点接触结构无孔隙填充于存储节点接触孔内。所述半导体结构的制备方法能够降低制备所得沟槽的深宽比，避免存储节点接触结构因填充不充分而存在孔隙，进而能够改善所得半导体结构的电性，并提升制程良率。并提升制程良率。并提升制程良率。
技术研发人员：李双
受保护的技术使用者：长鑫存储技术有限公司
技术研发日：2022.06.23
技术公布日：2022/11/1
