1.本技术的实施例涉及半导体器件以及用于制造半导体器件的方法。
背景技术：2.半导体集成电路(ic)行业经历了快速增长。ic材料和设计的技术进步已经产生了几代ic，其中每一代都比前一代具有更小、更复杂的电路。在ic发展的过程中，通常是功能密度(即每个芯片区域的互连器件的数量)增加了，而几何尺寸(即可以使用制造工艺产生的最小部件(或者导线))却减小了。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供收益。这种按比例缩小也增加了处理和制造ic的复杂性。
3.因此，需要改进处理和制造ic。
技术实现要素：4.根据本技术的实施例，提供了一种半导体器件，包括：具有顶表面的隔离层；第一外延源极/漏极部件，从隔离层延伸超过顶表面，其中第一外延源极/漏极部件用于n型器件；第二外延源极/漏极部件，从隔离层延伸超过顶表面，其中第二外延源极/漏极部件用于p型器件；混合鳍，设置在第一外延源/漏极部件和第二外延源/漏极部件之间，其中混合鳍具有嵌入隔离层中的第一端和延伸超过隔离层的顶表面的第二端；以及源极/漏极接触部件，在底表面处连接到第一和第二外延源极/漏极部件，其中源极/漏极接触部件的底表面在混合鳍的第二端之上。
5.根据本技术的另一个实施例，提供了一种半导体器件，包括：第一半导体鳍；第二半导体鳍；连接到第一半导体鳍的第一外延源极/漏极部件，其中第一外延源极/漏极部件掺杂有n型掺杂剂；连接到第二半导体鳍的第二外延源极/漏极部件，其中第二外延源极/漏极部件掺杂有p型掺杂剂；混合鳍，设置在第一和第二半导体鳍之间以及在第一和第二外延源极/漏极部件之间；以及栅极结构，设置在第一半导体鳍、第二半导体鳍和混合鳍的上方，其中混合鳍具有在栅极结构之下的第一顶表面、在第一和第二外延源极/漏极部件之间的第二顶表面，并且第二顶表面低于第一顶表面。
6.根据本技术的又一个实施例，提供了一种用于制造半导体器件的方法，包括：形成第一半导体鳍、第二半导体鳍以及在第一和第二半导体鳍之间的混合鳍；在所述第二半导体鳍被第一掩模覆盖期间，凹进蚀刻第一半导体鳍和混合鳍；形成连接到第一半导体鳍的第一外延源极/漏极部件，以及用n型掺杂剂掺杂第一外延源极/漏极部件；凹进蚀刻第二半导体鳍，其中混合鳍和第一半导体鳍被第二掩模覆盖；以及形成连接到第二半导体鳍的第二外延源极/漏极部件，以及用p型掺杂剂掺杂第二外延源极/漏极部件。
附图说明
7.当结合附图进行阅读时，从以下详细描述可最佳理解本公开的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的
尺寸可以任意地增大或减小。
8.图1是根据本公开的实施例的用于半导体器件的制造的方法的流程图。
9.图2至图28以及图28a-图28e示意性地示出了根据本公开的实施例的制造半导体器件的各个阶段。
10.图29、图29a、图29b、图29c示出了根据本公开的实施例的半导体器件的各种视图。
11.图30至图33以及图33a-图33b示出了根据本公开的实施例的半导体器件的各个阶段。
12.图34至图40以及图40a-图40b示出了根据本公开的一个实施例的半导体器件的各个阶段。
具体实施方式
13.以下公开内容提供了许多用于实现所提供主题的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本公开。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本公开可以在各个实例中重复参考数字和/或字母。该重复是出于简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或配置之间的关系。
14.而且，在此可以使用诸如“在
…
下方”、“在
…
之下”、“下部的”、“在
…
之上”、“在
…
上方”、“顶”、“上部的”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
15.前述内容大致概括了本公开中描述的实施例的一些方面。虽然本文描述的一些实施例是在纳米结构fet(例如，纳米线晶体管、纳米片晶体管、全环栅晶体管等)的背景下描述的，但是本公开的一些方面的实施方式可以用于其他工艺和/或其他器件中，诸如平面fet、fin-fet和其他合适的器件。本领域普通技术人员将容易理解在本公开的范围内可以进行的其他修改。此外，虽然可以按特定顺序描述方法实施例，但是可以按任何逻辑顺序执行各种其他方法实施例，并且可以包括比在此描述的步骤更少或更多的步骤。在本公开中，源极/漏极指的是源极和/或漏极。源极和漏极可互换使用。
16.本公开涉及具有源极/漏极接触的半导体器件，具有改进的rc延迟和减小的电阻。特别地，根据本公开的半导体器件包括在p型器件区域的边界和n型器件区域的边界之间的高度可变的混合鳍。
17.图1是根据本公开的实施例的用于半导体器件的制造的方法100的流程图。图2-图28示意性地示出了根据本公开实施例的制造半导体器件200的各个阶段。特别地，可以根据图1的方法100来制造半导体器件200。图2-图28是半导体器件200的示意性透视图。
18.在方法100的操作102处，在衬底202上形成半导体鳍204，如图2所示。图2是根据本公开的半导体器件200的示意性透视图。衬底202可以是体硅衬底。或者，衬底202可以包括元素半导体，诸如在晶体结构中的硅(si)或锗(ge)；化合物半导体，诸如硅锗(sige)、碳化
硅(sic)、砷化镓(gaas)、磷化镓(gap)、磷化铟(inp)、砷化铟(inas)和/或锑化铟(insb)；或其组合。衬底202也可以是绝缘体上硅(soi)衬底。soi衬底使用注氧隔离(simox)、晶圆接合和/或其他合适的方法来制造。
19.衬底202可以包括取决于电路设计的各种掺杂配置。例如，衬底202可以包括一个或多个p掺杂区域和一个或多个n掺杂区域。p掺杂区域可以掺杂有p型掺杂剂，诸如硼或bf2。n掺杂区域可以掺杂有n型掺杂剂，诸如磷或砷。掺杂区域可以直接形成在衬底202上、在p阱结构中、在n阱结构中、在双阱结构中和/或使用凸起结构。衬底202还可以包括各种有源区域，诸如为n型金属氧化物半导体晶体管器件配置的区域和为p型金属氧化物半导体晶体管器件配置的区域。半导体鳍204n、204p(统称为204)可以通过合适的图案化和蚀刻工艺形成。n型器件随后由半导体鳍204n形成，而p型器件随后由半导体鳍204p形成。半导体鳍204n形成在n型器件区域200n上方并且半导体鳍204p形成在p型器件区域200p上方。
20.在一些实施例中，衬垫层206和掩模层208被沉积在衬底202上，然后被图案化，并且用作掩模以形成半导体鳍204。衬垫层206和掩模层208可以是毯式沉积形成在衬底202上方。然后可以在掩模层208上方形成图案化的光敏层(未示出)。可以使用一个或多个光刻工艺用图案化的光敏层来图案化衬垫层206和掩模层208。在一些实施例中，双图案化或多图案化工艺可用于图案化衬垫层206和掩模层208。图案化的衬垫层206和掩模层208然后用作掩模以蚀刻衬底202以形成半导体鳍204。在一些实施例中，衬垫层206可以是包括例如使用热氧化工艺形成的氧化硅的薄膜。衬垫层206可以充当衬底202和掩模层208之间的粘附层。在一些实施例中，掩模层208包括氮化硅，例如，使用低压化学气相沉积(lpcvd)或等离子体增强化学气相沉积(pecvd)形成的氮化硅。
21.如图2所示，半导体鳍204p、204n从衬底202沿着x方向延伸。沟槽210(210s、210n、210l)形成在相邻的半导体鳍204p、204n之间。沟槽210沿着x方向形成。如图2所示，根据电路设计，沟槽210可以沿着y方向具有不同的宽度。在一些实施例中，混合鳍或介电鳍将形成在一些沟槽210中。在一些实施例中，混合鳍可以用于在不同器件的有源区域之间提供电隔离。在其他实施例中，混合鳍用于为随后形成的栅极结构提供支撑，特别是当为宽沟槽210l之间的牺牲栅极结构提供支撑时。沟槽210l表示随后在其中形成混合鳍的较宽沟槽，而沟槽210s、210n表示其中不形成混合鳍的窄沟槽。
22.在方法100的操作104处，在半导体鳍204上方沉积隔离层212，如图3所示。在一些实施例中，掩模层208和衬垫层206可以在隔离层212的沉积期间保留在半导体鳍204上。在一些实施例中，可以以目标厚度共形地沉积隔离层212，使得窄沟槽210n被隔离层212填充，而沟槽210r保留在较宽沟槽210l中。沟槽210r的尺寸可以确定为适用于要在其中形成的混合鳍。隔离层212可以通过高密度等离子体化学气相沉积(hdp-cvd)、cvd(cvd)、原子层沉积(ald)或其他合适的沉积工艺形成。在一些实施例中，隔离层212可以包括氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(fluorine-doped silicate glass,fsg)、低k电介质、它们的组合。
23.在方法100的操作106处，在衬底202上方沉积介电鳍层214，如图4所示。介电鳍层214填充在沟槽210r中，使得介电鳍或混合鳍形成在沟槽210r中。在一些实施例中，介电鳍层214通过合适的沉积工艺形成以填充沟槽210r。
24.介电鳍层214可以包括一层单层介电材料或两层或更多层继续地沉积在其中的介
电材料。在一些实施例中，介电鳍层214可以包括相对于隔离层212具有蚀刻选择性的介电材料。在一些实施例中，介电鳍层214可以是氮化硅(sin)、氮氧化物、碳化硅(sic)、氮氧化硅(sion)、氧化物、sio2、si3n4、siocn等。介电鳍层214可以通过用于形成这种层的方法形成，诸如cvd、等离子体增强cvd、溅射或其他合适的方法。
25.在一些实施例中，介电鳍层214可以包括高k介电材料，诸如金属氧化物，诸如hfo2、zro2、hfalo
x
、hfsio
x
等。介电鳍层214可以通过cvd、等离子体增强cvd、溅射和其他合适的方法形成。在一些实施例中，介电鳍层214可以由除金属介电材料之外的其他高k材料制成。
26.在一些实施例中，介电鳍层214包括外介电层和内介电层。可以首先沉积外介电层以覆盖沟槽210r的侧壁，然后将内介电层沉积在外介电层上方。在一些实施例中，介电层可以是氮化硅(sin)、氮氧化物、碳化硅(sic)、氮氧化硅(sion)、氧化物、sio2、si3n4、siocn或金属氧化物层。内介电层可以是低k介电层，例如氧化硅层。
27.在一些实施例中，介电鳍层214可以包括形成在其中的气隙216。在一些实施例中，可以形成气隙216，因为沟槽210r具有高纵横比。在沉积期间，在沟槽210r被完全填充之前，沟槽210r的开口被挤压关闭，形成气隙216。气隙216可以是期望的，因为气隙216降低了介电鳍层214的介电值，因此降低了rc延迟。在图4中，具有椭圆形横截面的一个气隙216被示为形成在每个沟槽210r内。然而，取决于沟槽210r的尺寸和用于沉积介电鳍层214的工艺，更多不同尺寸、形状的气隙可以存在于不同位置。在一些实施例中，气隙216可以沿着x方向在介电鳍层214内延伸。
28.在方法100的操作108处，邻近半导体鳍204形成混合鳍218p、218pn和218n(统称为218)，如图5和图6所示。在填充沟槽210r之后，可以执行平坦化工艺以暴露半导体鳍204和隔离层212，如图5所示。然后执行回蚀刻工艺以暴露混合鳍218和半导体鳍204的部分，如图6所示。回蚀刻工艺可以使用合适的各向异性蚀刻工艺来执行以回蚀刻隔离层212并暴露半导体鳍204和混合鳍218的部分。
29.在操作108之后，半导体鳍204和混合鳍218从隔离层212延伸。在一些实施例中，回蚀刻之后，半导体鳍204和混合鳍218在隔离层212的顶表面212t上方具有基本相同的高度。在一些实施例中，半导体鳍204和混合鳍218具有在隔离层212上方的突出鳍高度h1。例如，突出鳍高度h1可以由混合鳍218的顶表面214t和隔离层212的顶表面212t之间的距离限定。突出鳍高度h1可以根据电路设计而变化。在一些实施例中，突出鳍高度h1在约20nm至约100nm之间的范围内。混合鳍218的部分嵌入隔离层212中。在一些实施例中，混合鳍218的嵌入鳍高度h0嵌入在隔离层212中。例如，嵌入鳍高度h0可以由混合鳍218的底表面214b和隔离层212的顶表面212t之间的距离限定。混合鳍218可以具有沿着y方向的宽度w1。混合鳍218的宽度w1可以根据电路设计而变化。在一些实施例中，宽度w1在约10nm至约20nm之间的范围内。
30.混合鳍218基本上是沿着x方向延伸的条形。混合鳍218包括一个或多个介电鳍层214。一个或多个气隙216可以形成在混合鳍218中。在一些实施例中，气隙216位于混合鳍218的内部体积中并且沿着x方向。
31.混合鳍218p位于p型器件区域200p中。混合鳍218p可以位于两个半导体鳍204p之间或与半导体鳍204p相邻。混合鳍218n位于n型器件区域200n中。混合鳍218n可以位于两个
半导体鳍204n之间或与半导体鳍204n相邻。混合鳍218pn位于n型器件区域200n和p型器件区域200p之间的边界处。混合鳍218pn位于一个半导体鳍204n和一个半导体鳍204p之间。
32.在方法100的操作110处，在半导体鳍204、混合鳍218和隔离层212上方形成牺牲栅极结构226，如图7和图8中所示。牺牲栅极介电层220共形地沉积在半导体鳍204、混合鳍218和隔离层212上方。牺牲栅极介电层220可以包括氧化硅、氮化硅、其组合等。牺牲栅极介电层220可以根据可接受的技术，诸如热cvd、cvd、ald和其他合适的方法，沉积或者热生长。
33.牺牲栅极电极层222沉积在牺牲栅极介电层220上。牺牲栅极电极层222包括硅，诸如多晶硅、非晶硅、多晶硅锗(poly-sige)等。可以使用包括lpcvd和pecvd的cvd、pvd、ald或其他合适的工艺来沉积牺牲栅极电极层222。在一些实施例中，在牺牲栅极电极层222的沉积之后可以执行平坦化工艺。
34.掩模层224继续地沉积在牺牲栅极电极层222上方。在一些实施例中，未示出的衬垫层可以沉积在掩模层224和牺牲栅极电极层222之间。衬垫层可以包括氮化硅。掩模层224可以包括氧化硅。使用一个或多个蚀刻工艺，诸如一个或多个等离子体蚀刻工艺或一个或多个湿法蚀刻工艺，在掩膜层224、衬垫层(如果存在)、牺牲栅极电极层222和牺牲栅极介电层220上执行图案化操作以形成牺牲栅极结构226。在一些实施例中，可以使用图案化工艺首先图案化掩模层224。然后使用图案化的掩模层224作为蚀刻掩模来图案化牺牲栅极电极层222。在一些实施例中，可以通过诸如反应离子蚀刻(rie)工艺的各向异性蚀刻来蚀刻牺牲栅极电极层222。各向异性蚀刻沿着z方向的蚀刻速率大于沿着x和y方向的蚀刻速率。在牺牲栅极电极层222的蚀刻期间，在半导体鳍204上的牺牲栅极介电层220可以充当蚀刻停止层以防止蚀刻剂去除半导体鳍204。
35.在一些实施例中，在对牺牲栅极电极层222进行图案化之后，通过合适的蚀刻工艺去除任何暴露的残余的牺牲栅极介电层220。在一些实施例中，可以通过调整一个或多个参数来蚀刻残余的牺牲栅极介电层220，诸如用于蚀刻牺牲栅极电极层222的蚀刻工艺的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、源功率、射频(rf)偏置电压、蚀刻剂流速。如图8所示，牺牲栅极结构226覆盖半导体鳍204和混合鳍218的部分。被牺牲栅极结构226覆盖的半导体鳍204部分最终形成晶体管中的沟道区域。
36.在方法100的操作112处，在牺牲栅极结构226的侧壁上形成侧壁间隔件228，如图8、图8a和图8b所示。图8a是沿着图8中a-a线的半导体器件200的示意性截面图。图8b是沿着图8中b-b线的半导体器件200的示意性截面图。
37.侧壁间隔件228形成在每个牺牲栅极结构226的侧壁上。在形成牺牲栅极结构226之后，通过一层或多层绝缘材料的毯式沉积形成侧壁间隔件228。在绝缘材料的沉积之后，执行各向异性蚀刻以从水平表面去除绝缘材料的部分。在一些实施例中，绝缘材料也可以从半导体鳍204的侧壁去除。在一些实施例中，侧壁间隔件228的部分可以保留在半导体鳍204的侧壁上(未示出)。在一些实施例中，侧壁间隔件228的绝缘材料是氮化硅基材料，诸如sin、sion、siocn或sicn及其组合。侧壁间隔件228可以具有在约4nm和约7nm之间的范围内的厚度。
38.图8a示意性地展示了牺牲栅极结构226内的截面图。图8b示意性地展示了混合鳍218pn内的截面图。在图8b中，显示了两个额外的牺牲栅极结构226以展示牺牲栅极结构226的布置。如图8b所示，混合鳍218内的气隙216可以沿着x方向延伸穿过混合鳍218。
39.在方法100的操作114处，在半导体器件200上方设置牺牲间隔件层230，如图9所示。牺牲间隔件层230可以是介电层，用于保护在随后的源极/漏极形成期间未被处理的区域。牺牲间隔件层230可以选自蚀刻选择性比半导体鳍204和混合鳍218的材料高的任何材料。在一些实施例中，牺牲间隔件层230包括氮化硅、氧化硅、氮氧化硅或其组合。在一些实施例中，牺牲间隔件层230通过cvd、ald和/或其他合适的技术形成。
40.在方法100的操作116处，牺牲间隔件层230被图案化以暴露将n型器件区域200n和p型器件区域200p分开的混合鳍218pn，以及暴露一种类型的器件区域，诸如n型器件区域200n或p型器件区域200p，如图10和图11所示。光刻胶层232可以形成在牺牲间隔件层230上方。然后将光刻胶层232图案化并且用作掩模以去除在混合鳍218pn和连接到混合鳍218pn的一种类型的器件区域上方的牺牲间隔件层230。
41.根据本公开的实施例，位于待处理的器件区域和待覆盖的器件区域之间的混合鳍在半导体鳍回蚀刻工艺期间被暴露和回蚀刻。在一些实施例中，待处理的器件区域和待覆盖的器件区域可以是不同类型的器件区域。在其他实施例中，待处理的器件区域和待覆盖的器件区域可以是相同类型的器件区域。如图10a所示，光刻胶层232被图案化以暴露混合鳍218pn和n型器件区域200n上方的牺牲间隔件层230。在一些实施例中，光刻胶层232可以被图案化以暴露部分未处理的器件区域。在图10和图10a中，未处理的器件区域(p型器件区域200p)的小部分，被图案化的光刻胶层232暴露。图10a是沿着图10中a-a线的半导体器件200的示意性截面图。在一些实施例中，未处理的器件区域的暴露部分沿着y方向或者垂直于混合鳍218的长度的方向可以具有宽度w2。在一些实施例中，宽度w2可以在约0nm和20nm之间的范围内。在一些实施例中，宽度w1可以在约6nm和20nm之间的范围内。
42.在光刻胶层232被图案化之后，牺牲间隔件层230被图案化以暴露n型器件区域200n、混合鳍218pn和部分p型器件区域200p，如图11和图11a所示。图11a是沿着图11中a-a线的半导体器件200的示意性截面图。
43.在方法100的操作118处，执行一个或多个蚀刻工艺以回蚀刻被牺牲间隔件层230暴露的半导体鳍204和混合鳍218的部分，如图12、图12a和图12b所示。图12a是沿着图12中a-a线的半导体器件200的示意性截面图。图12b是沿着图12中b-b线的半导体器件200的示意性截面图。
44.在一些实施例中，半导体鳍204n被凹进蚀刻达期望的水平，用于随后从其形成源极/漏极部件。在一些实施例中，半导体鳍204n可以被凹进到在隔离层212的顶表面212t之下的水平，如图12a所示。
45.暴露的混合鳍218n、218pn也被凹进蚀刻到原始形成的半导体鳍204的顶表面204t之下。在一些实施例中，暴露的混合鳍218n、218pn可以被回蚀刻。作为凹进蚀刻的结果，混合鳍218n、218pn分别具有切割顶表面218nt、218pnt和垂直切割表面218v。垂直切割表面218v与侧壁间隔件228基本齐平。切割顶表面218nt、218pnt可以在隔离层212的顶表面212t之上位于突出鳍高度h2处。突出鳍高度h2可以选择成使混合鳍218n、218pn暴露于源极/漏极接触部件的着陆平面之上。在一些实施例中，形成在混合鳍218n、218pn中的气隙216可以变得敞开并且在切割顶表面218nt、218pnt和/或垂直切割表面218v处暴露。
46.可以通过诸如干法蚀刻、湿法蚀刻或其组合的任何合适的工艺来执行凹进。在一些实施例中，诸如四甲基氢氧化铵(tmah)、cf4、chf3、o2、h3、ch4、ar、ch3f、hbr、he或其组合的
蚀刻剂可以用于使材料凹进。例如，诸如ch4加ar、ch3f加o2加ch4、或hbr加he的组合可以用于使材料凹进。选择蚀刻剂以使不同的材料具有不同的蚀刻速率。例如，半导体鳍204n的半导体材料可以具有蚀刻剂的第一蚀刻速率，混合鳍218pn、218n可以具有蚀刻剂的第二蚀刻速率。可以选择蚀刻剂的成分以达到半导体鳍204n和混合鳍218n、218pn的目标高度。
47.在一些实施例中，在操作112之后，侧壁间隔件228可以保留在半导体鳍204上。在一些实施例中，在半导体鳍204的凹进蚀刻之后，侧壁间隔件228的部分可以保留在隔离层212上。侧壁间隔件228的高度可以用来控制要形成的源极/漏极部件的形状。
48.在操作120处，外延源极/漏极部件234n从半导体鳍204n形成，如图13和图13a所示。图13a是沿着图13中a-a线的半导体器件200的示意性截面图。
49.在一些实施例中，可以执行预清洁工艺以去除由于暴露表面的氧化而形成的任何不期望的氧化硅。在一些实施例中，可以使用清洁剂的感应耦合等离子体来执行预清洁工艺。在一些实施例中，清洁剂包括ar、nf3和nh3。预清洁工艺可以在约25℃和约74℃之间的温度范围内执行80秒和约400秒之间的时间段。或者，可以使用hf基气体或siconi基气体来执行预清洁工艺。
50.外延源极/漏极部件234n可以通过任何合适的方法形成，诸如通过cvd、cvd外延、分子束外延(mbe)或任何合适的沉积技术。外延源极/漏极部件234n可以包括si、sip、sic和sicp的一层或多层。外延源极/漏极部件234n还包括n型掺杂剂，诸如磷(p)、砷(as)等。在一些实施例中，外延源极/漏极部件234n可以是包括磷掺杂剂的si层。在一些实施例中，外延源极/漏极部件234n包括在约1e20原子/cm3和约5e21原子/cm3之间的掺杂剂浓度。
51.外延源极/漏极部件234n的形状和尺寸可以通过调整处理参数和/或侧壁间隔件的高度(如果存在的话)来控制。在一些实施例中，外延源极/漏极部件234n的横截面可以具有较宽的中间部分和较窄的上部部分和下部部分，诸如椭圆形或六边形。在一些实施例中，沿着y方向的最宽中间部分可以具有距隔离层212的顶表面212t的中心高度h3。在一些实施例中，中心高度h3可以大于混合鳍218的突出鳍高度h2。
52.在操作122处，牺牲间隔件层230被去除，如图14所示。p型器件区域200p中的半导体鳍204p被暴露以进行处理。可以通过任何合适的蚀刻方法去除牺牲间隔件层230。
53.在操作124处，通过毯式沉积来沉积牺牲间隔件层236，如图15所示。牺牲间隔件层236可以是用于保护在随后的处理操作期间未被处理的区域的介电层。例如，牺牲间隔件层236将保护外延源极/漏极结构234n。类似于牺牲间隔件层230，牺牲间隔件层236可以选自氮化硅、氧化硅、氮氧化硅或其组合。在一些实施例中，牺牲间隔件层236通过cvd、ald和/或其他合适的技术形成。
54.在方法100的操作126处，牺牲间隔件层236被图案化以暴露p型器件区域200p，如图16和图17所示。在牺牲间隔件层236上方形成光刻胶层238。然后将光刻胶层238图案化并且用作掩模以去除部分p型器件区域200p上方的牺牲间隔件层236以暴露半导体鳍204p和混合鳍218p。在光刻胶层238被图案化之后，通过合适的蚀刻方法将图案转移到牺牲间隔件层236。
55.在一些实施例中，在p型器件区域200p和n型器件区域200n之间的混合鳍218pn仍然被牺牲间隔件层236覆盖，如图17所示。覆盖混合鳍218pn确保外延源极/漏极部件234n被牺牲间隔件层236保护，尤其是当外延源极/漏极部件234n的部分在混合鳍218pn上方扩展
时。
56.在方法100的操作128处，执行一个或多个蚀刻工艺以回蚀刻被牺牲间隔件层236暴露的半导体鳍204和混合鳍218的部分，如图18所示。
57.在一些实施例中，半导体鳍204p被凹进蚀刻达期望的水平，用于随后从其形成源极/漏极部件。在一些实施例中，半导体鳍204p可以被凹进到在隔离层212的顶表面212t之下的水平。暴露的混合鳍218p也被凹进蚀刻到原始形成的半导体鳍204的顶表面204t之下。可以通过诸如干法蚀刻、湿法蚀刻或其组合的任何合适的工艺来执行凹进。在一些实施例中，暴露的混合鳍218p可以被蚀刻到隔离层212的顶表面212t之上的突出鳍高度h4。例如，突出鳍高度h4可以由混合鳍218p的切割顶表面218pt和隔离层212的顶表面212t之间的距离限定。在一些实施例中，凹进蚀刻可以类似于在操作118处使用的蚀刻方法。
58.在方法100的操作130处，外延源极/漏极部件234p从半导体鳍204p形成，如图19所示。在一些实施例中，可以执行预清洁工艺以去除由于暴露表面的氧化而形成的任何不期望的氧化硅。外延源极/漏极部件234p可以通过任何合适的方法形成，诸如通过cvd、cvd外延、分子束外延(mbe)或任何合适的沉积技术。外延源极/漏极部件234p可以包括具有p型掺杂剂(诸如硼(b))的si、sige、ge的一层或多层，用于诸如pfet的p型器件。在一些实施例中，外延源极/漏极部件234p可以是sigeb材料，其中硼是掺杂剂。在一些实施例中，外延源极/漏极部件234p是具有在约5e18原子/cm3和约1e21原子/cm3之间的硼浓度的sigeb层。
59.外延源极/漏极部件234p的形状和尺寸可以通过调整处理参数和/或侧壁间隔件的高度(如果存在的话)来控制。在一些实施例中，外延源极/漏极部件234p的横截面可以具有较宽的中间部分和较窄的上部部分和下部部分，诸如六边形或椭圆形。在一些实施例中，沿着y方向的最宽的中间部分可以具有距隔离层212的顶表面212t的中心高度h5。在一些实施例中，最宽的中间部分出现在半导体鳍204的中间附近处。中心高度h5为突出鳍高度h1的约50％。在一些实施例中，中心高度h5可以大于混合鳍218p的突出鳍高度h4和混合鳍218pn的突出鳍高度h2。
60.在方法100的操作132处，去除牺牲间隔件层236，如图20所示。混合鳍218p、218pn和218n以及外延源极/漏极部件234n、234p被暴露以用于随后的处理。可以通过任何合适的蚀刻方法去除牺牲间隔件层236。
61.在方法100的操作134处，在半导体器件200的上方沉积接触蚀刻停止层(cesl)240，如图21、图21a、图21b和图21c所示。图21a是沿着图21中a-a线的半导体器件200的示意性截面图。图21b是沿着图21中b-b线的半导体器件200的示意性截面图。图21c是沿着图21中的c-c线的半导体器件200的示意性截面图。cesl240共形地形成在半导体器件200的暴露表面的上方。如图21所示，cesl240覆盖外延源极/漏极部件234n、234p、混合鳍218n、218p、218pn、隔离层212、侧壁间隔件228的暴露表面。cesl240可以包括sin、sion、sicn或任何其他合适的材料，并且且可以通过cvd、pvd或ald形成。
62.在一些实施例中，cesl240可以在外延源极/漏极部件234n、234p的暴露表面上具有厚度tl。在一些实施例中，在外延源极/漏极部件234n、234p上的cesl240的厚度t1可以保持在足够的值以在接触孔蚀刻工艺期间保护外延源极/漏极部件234n、234p。在一些实施例中，厚度t1可以在从约1nm到约10nm的范围内。
63.如图21a和图21b所示，气隙242可以形成在外延源极/漏极部件234n、234p和设置
在外延源极/漏极部件234n、234p旁边的混合鳍218n、218p、218pn之间。气隙242在cesl240层的沉积期间当进入到外延源极/漏极部件234n、234p和混合鳍218n、218p、218pn之间的空间的入口被挤压关闭时形成。取决于外延源极/漏极部件234n、234p和相邻的混合鳍218n、218p和218pn的尺寸和形状，在气隙242周围的cesl240可以比厚度t1薄。或者，cesl240可以填充外延源极/漏极部件234n、234p和相邻的混合鳍218之间的空间，而不在它们之间形成任何气隙。在一些实施例中，气隙242可以在外延源极/漏极部件234n、234p的形成期间形成，因此没有cesl材料设置在气隙242内。
64.如图21a和图21b所示，cesl240可以沉积在混合鳍218n、218pn、218p的切割顶表面218nt、218pnt、218pt和垂直切割表面218v上。cesl240可以密封在切割顶表面218nt、218pnt、218pt和垂直切割表面218v中暴露的任何气隙216。因为混合鳍218的切割顶表面218nt、218pnt、218pt处于外延源极/漏极部件234n、234p的最宽部分之下的水平，所以在外延源极/漏极部件234n、234p的最宽部分上沉积的cesl240也位于混合鳍218的切割顶表面218h之上。因此，凹进的混合鳍218可以具有用于保护的cesl240的额外的层。换言之，设置在切割顶表面218nt、218pnt、218pt之上的cesl240可以具有大于厚度t1的厚度。例如，cesl240可以具有厚度t2在切割顶表面218nt、218pnt、218pt的上方。在一些实施例中，厚度t2与厚度t1之间的比率可以在1.5和6.0之间的范围内。比率小于2.0，在形成接触孔的时候在cesl240的蚀刻期间，cesl240可以能够把混合鳍218中的气隙216密封在下面。比率大于4.0可能会增加rc延迟，而对于密封保护没有额外的好处。
65.在一些实施例中，取决于外延源极/漏极部件234n、234p和混合鳍218pn之间的空间的尺寸和几何形状以及cesl240的沉积参数，气隙244可以在cesl240区域之上形成在cesl240区域内。或者，气隙244可以存在于在混合鳍218之上的cesl240中。
66.在方法100的操作136处，在cesl240上方形成层间介电(ild)层246，如图22所示。用于ild层246的材料包括包含si、o、c和/或h的化合物，诸如氧化硅、sicoh和sioc。诸如聚合物的有机材料可以用于ild层246。在一些实施例中，ild层246可以通过可流动cvd(fcv)形成。ild层246在牺牲栅极结构226的去除期间保护外延源极/漏极部件234n、234p。在沉积ild层246之后，可以执行平坦化工艺以暴露牺牲栅极结构226以用于随后的替换栅极工艺。
67.在方法100的操作138处，牺牲栅极结构226被去除，在侧壁间隔件228之间形成栅极腔226v，如图23所示。通过诸如干法蚀刻、湿法蚀刻或其组合的一个或多个合适的工艺，去除牺牲栅极介电层220和牺牲栅极电极层222，以暴露半导体鳍204。在一些实施例中，使用诸如氢氧化四甲基铵(tmah)溶液的湿法蚀刻剂。图23a是沿着图23中的a-a线的半导体器件200的示意性截面图。如图21a所示，在栅极腔226v中的混合鳍218p、218pn、218n基本上保持突出鳍高度h1。
68.在方法100的操作140处，形成替换栅极结构252，如图24、图24a、图24b、图24c所示。图24a是沿着图24中a-a线的半导体器件200的示意性截面图。图24b是沿着图24中b-b线的半导体器件200的示意性截面图。图24c是沿着图24中c-c线的半导体器件200的示意性截面图。替换栅极结构252可以包括栅极介电层248和栅极电极层250。
69.栅极介电层248可以在栅极腔226v中的暴露表面上共形地沉积。对于n型器件和p型器件，栅极介电层248可以具有不同的成分和尺寸，并且使用图案化的掩模层和不同的沉积配方分别形成。栅极介电层248可以包括一层或多层介电材料，诸如氧化硅、氮化硅或高k
介电材料、其他合适的介电材料和/或它们的组合。高k介电材料的实例包括hfo2、hfsio、hfsion、hftao、hftio、hfzro、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(hfo
2-al2o3)合金、其他合适的高k介电材料和/或其组合。栅极介电层248可以通过cvd、ald或任何合适的方法形成。
70.然后在栅极介电层248上形成栅极电极层250以填充栅极腔226v。栅极电极层250可以包括一层或多层导电材料，诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、tin、wn、tial、tialn、tacn、tac、tasin、金属合金、其他合适的材料和/或其组合。在一些实施例中，栅极电极层250可以通过cvd、ald、电镀或其他合适的方法形成。在形成栅极电极层250之后，执行平坦化工艺，诸如cmp工艺，以去除栅极电极材料的过量沉积并且暴露ild层246的顶表面。
71.在方法100的操作142处，在替换栅极结构252中形成介电结构254，如图25和图25a所示。图25a是沿着图25中的a-a线的半导体器件200的示意性截面图。介电结构254包括介电材料并且用于将栅极电极层250分成电隔离的部分。在一些实施例中，介电结构254连接到混合鳍218的一个，并且栅极电极层250通过介电结构254和连接到介电结构254的混合鳍218被分成电隔离的部分，如图25a所示。或者，介电结构254可以从隔离层212的顶表面212t延伸到替换栅极结构252的顶部。
72.执行一个或多个蚀刻工艺以去除栅极介电层248和栅极电极层250的部分以将替换栅极结构252沿着y方向分成两个或多个部分。蚀刻工艺可以是采用一种或多种蚀刻剂诸如含氯气体、含溴气体和/或含氟气体的等离子体蚀刻工艺。蚀刻工艺允许从ild层246和cesl240选择性地蚀刻栅极介电层248和栅极电极层250。栅极介电层248和栅极电极层250被回蚀刻到低于混合鳍218的平行于半导体鳍204的顶表面218t的水平。
73.介电结构254通过填充替换栅极结构252中的沟槽来形成，通过一个或多个沉积工艺并且然后通过平坦化工艺以暴露栅极电极层250。介电结构254可以包括一层或多层介电材料。在一些实施例中，介电结构254可以包括通过pvd、cvd、ald或其他合适的沉积方法形成的氮化硅、氮氧化硅、碳化硅等。
74.在方法100的操作144处，用于外延源极/漏极接触部件260和/或外延源极/漏极接触部件262的接触孔255、256通过一个或多个图案化和合适的蚀刻工艺形成，如图26所示。在操作144处，通过一个或多个图案化和蚀刻工艺形成接触孔255、256，一个或多个图案化和蚀刻工艺以去除ild层246的部分并且暴露覆盖要连接的外延源极/漏极部件234n、234p的cesl240。接触孔255、256可以旨在形成连接单个源极/漏极部件的接触部件或连接两个或更多个外延源极/漏极部件的联合接触部件。
75.在图26中，接触孔256旨在形成用于连接设置在混合鳍218pn的相对侧上的外延源极/漏极部件234n和外延源极/漏极部件234p的联合接触部件。在一些实施例中，在操作144之后，在外延源极/漏极部件234n、234p和混合鳍218pn上方的cesl240的部分暴露于接触孔256。
76.在方法100的操作146处，去除cesl240并且回蚀刻外延源极/漏极部件234n、234p以产生接触着陆平面，如图27所示。
77.在一些实施例中，可以首先使用合适的蚀刻工艺去除cesl240。在一些实施例中，可以通过各向异性蚀刻来蚀刻cesl240。如上所讨论的，因为混合鳍218pn已经被回蚀刻到
在外延源极/漏极部件234n、234p的最宽部分之下的水平，所以混合鳍218pn的切割顶表面218pnt上方的cesl240具有比在外延源极/漏极部件234n、234p的其他部分上的cesl240更大的厚度。在混合鳍218pn上方的较厚的cesl240确保在外延源极/漏极部件234n、234p暴露于接触孔256之后混合鳍218pn仍然被cesl240覆盖。
78.在从外延源极/漏极部件234n、234p去除cesl240之后，然后去除外延源极/漏极部件234n、234p的部分以在外延源极/漏极部件234n、234p中产生接触表面。在一些实施例中，外延源极/漏极部件234n、234p可以通过各向异性蚀刻方法沿着z方向蚀刻。在外延源极/漏极部件234n、234p的每个中的接触表面可以包括基本平行于x-y平面的水平部分234nl、234pl，以及取决于接触孔256的位置和形状以及外延源极/漏极部件234n、234p的形状的各种非水平表面。水平部分234nl、234pl可以被称为着陆平面。外延源极/漏极部件234n、234p的水平部分234nl、234pl可以在z方向上处于基本上相同的水平。可以选择水平部分234nl、234pl的水平以获得增加的接触面积。在一些实施例中，水平部分234nl、234pl，即着陆平面，可以是距隔离层212的顶表面212t的着陆高度h6。在一些实施例中，着陆平面的着陆高度h6高于凹进的混合鳍218pn、218p、218n的突出鳍高度h4。在一些实施例中，着陆平面的着陆高度h6可以高于外延源极/漏极部件234n、234p的最宽部分的中心高度h5。
79.在方法100的操作148处，在接触孔255、256中形成源极/漏极接触部件260、262，如图28、图28a、图28b和图28c所示。图28a是沿着图28中的a-a线的半导体器件200的示意性截面图。图28b是沿着图28中的b-b线的半导体器件200示意性截面图。图28c是沿着图28中的c-c线的半导体器件200的示意性截面图。
80.在一些实施例中，硅化物层258选择性地形成在由源极/漏极接触孔暴露的外延源极/漏极部件234n、234p的暴露表面的上方。在一些实施例中，硅化物层258形成在接触表面上。在一些实施例中，硅化物层258包括wsi、cosi、nisi、tisi、mosi和tasi中的一种或多种。
81.然后通过在接触孔255、256中填充导电材料来形成源极/漏极接触部件260、262。在一些实施例中，用于源极/漏极接触部件的导电材料层可以通过cvd、pvd、电镀、ald，或其他合适的技术形成。在一些实施例中，用于源极/漏极接触部件260、262的导电材料包括tin、tan、ta、ti、hf、zr、ni、w、co、cu、ag、al、zn、ca、au、mg、mo、cr等。随后地，执行cmp工艺以去除在ild层246的顶表面之上的导电材料层的部分。
82.如图28a所示，与外延源极/漏极部件234p、234n连接的源极/漏极接触部件260可以具有底表面260b，底表面260b包括至少三个部分260bn、260bp、260bh。部分260bn与外延源极/漏极部件234n接触，部分260bp与外延源极/漏极部件234p接触，并且部分260bh位于混合鳍218pn的上方。部分260bh可以与位于部分260bp和混合鳍218pn之间的cesl240的部分接触。在一些实施例中，部分260bh处于在部分260bn和260bp之下的水平。
83.如图28b所示，位于p型外延源极/漏极部件234p和n型外延源极/漏极部件234n之间的混合鳍218pn具有两个高度。在一些实施例中，在栅极下方的混合鳍218pn具有距隔离层212的顶表面212t的第一突出鳍高度h1。栅极结构外部的混合鳍218pn具有距隔离层212t的顶表面的第二突出高度h4。混合鳍218pn在栅极结构下方较高而在外部栅极结构之间较矮，或者第一突出高度高于第二突出高度。在一些实施例中，切割顶表面218pnt低于半导体鳍204的中点，或者低于外延源极/漏极部件234的最宽部分。在一些实施例中，第二高度小于第一高度的50％。因为混合鳍218pn的切割顶表面218pnt低于半导体鳍204的中间部分，
用于源极/漏极接触部件(诸如源极/漏极接触部件260)的接触孔不会暴露混合鳍218pn。结果，当用导电材料填充接触孔时，导电材料将不会填充混合鳍218pn中的任何气隙。
84.混合鳍218在栅极结构下方的部分和混合鳍218在栅极结构外部的部分通过垂直切割表面218v连接。混合鳍218的垂直切割表面218v与cesl240接触。在栅极结构外部的混合鳍218pn由切割顶表面218pnt限定。在一些实施例中，切割顶表面218pnt与cesl240接触。在一些实施例中，在混合鳍218pn上的cesl240的部分的厚度大于在外延源极/漏极部件234n、234p上的cesl240的厚度。在一些实施例中，如图28b所示，在混合鳍218pn之上的cesl240中包括气隙。
85.图29、图29a、图29b、图29c示意性地展示了根据本公开的半导体器件200a。半导体器件200a基本上类似于图28的半导体器件200，除了在cesl240中不存在气隙。与半导体器件200相似，可以使用方法100制造半导体器件200a。
86.图30-图33示出了根据本公开的实施例的半导体器件200b的各个阶段。可以使用之上讨论的方法100来制造半导体器件200b。半导体器件200b类似于半导体器件200，其中半导体器件200b的外延源极/漏极部件与半导体器件200的外延源极/漏极部件具有不同的形状。图30是在操作132之后的半导体器件200b的示意性透视图。如图30所示，外延源极/漏极部件234p、234n没有在混合鳍218上方扩展。图31是在操作134之后的半导体器件200b的示意性透视图，其中沉积了cesl240。因为外延源极/漏极部件234p、234n更远离混合鳍218pn的切割顶表面218pnt，cesl240仅在其上形成单一厚度t1。
87.图32是在操作144之后的半导体器件200b的示意性透视图，其中去除ild层246以形成接触孔255、256。ild层246被去除至在混合鳍218pn的切割顶表面218pnt之上的高度h7处的水平246h。高度h7是在操作148期间足以保护cesl240的厚度。在一些实施例中，高度h7在约10nm和30nm之间的范围内。
88.图33是在操作148之后的半导体器件200b的示意性透视图，其中形成了源极/漏极接触部件260和262。图33a是沿着图33的线a-a的半导体器件200b的截面图。图33b是沿着图33的线b-b的半导体器件200b的截面图。
89.如图33所示，源极/漏极接触部件260的底表面260b的部分260bh位于混合鳍218pn上方。部分260bh与位于部分260bp和混合鳍218pn之间的ild层246接触。
90.如图33a所示，位于p型外延源极/漏极部件234p和n型外延源极/漏极部件234n之间的混合鳍218pn具有两个高度。在一些实施例中，混合鳍218pn在栅极结构下方较高而在外部栅极结构之间较矮。混合鳍218的垂直切割表面218v与cesl240接触。在一些实施例中，切割顶表面218pnt与cesl240接触。在一些实施例中，在混合鳍218pn上的cesl240部分具有与在外延源极/漏极部件234n、234p上的cesl240基本相同的厚度。
91.图34-图40示出了根据本公开的一个实施例的半导体器件200c的各个阶段。可以使用在形成外延源极/漏极部件234n、234p期间，没有回蚀刻位于n型器件区域200n和p型器件区域200p之间的混合鳍218pn的制造方法来制造半导体器件200c。
92.图34是在操作116期间半导体器件200c的示意性透视图，其中光刻胶层232被图案化以去除暴露n型器件区域200n的部分，暴露的n型器件区域200n用于进一步处理。如图34所示，光刻胶层232被图案化以暴露n型器件区域200n上方的牺牲间隔件层230，而混合鳍218pn没有暴露。
93.图35是在操作132之后的半导体器件200c示意性透视图。混合鳍218pn保持原始突出鳍高度h1。图36是在操作134之后的半导体器件200c的示意性透视图，其中cesl240设置在暴露表面上方。混合鳍218pn被cesl240覆盖。
94.图37是在操作144之后的半导体器件200c的示意性透视图，其中ild层246被去除以形成接触孔255、256。ild层246被回蚀刻到水平246h。混合鳍218pn连同cesl240部分地延伸超过水平246h。
95.图38是在操作146之后的半导体器件200c的示意性透视图，其中执行蚀刻工艺以去除暴露的cesl240以暴露外延源极/漏极部件234n、234p。在cesl240的去除期间，混合鳍218pn也可以被部分地蚀刻到切割顶表面218pnt'暴露气隙216。
96.根据本公开的实施例，可以在操作146之后和操作148之前执行沉积工艺，然后执行回蚀刻工艺，以用介电填充材料264填充混合鳍218pn中的气隙216，如图39所示。在一些实施例中，介电填充材料264可以是氮化硅(sin)、氮氧化物、硅碳(sic)、氮氧化硅(sion)、氧化物、sio2、si3n4、siocn等。在一些实施例中，介电填充材料264可以包括高k介电材料，诸如金属氧化物，诸如hfo2、zro2、hfalo
x
、hfsio
x
等。介电填充材料264可以通过用于形成这样的层的方法形成，诸如cvd、等离子体增强cvd、溅射或其他合适的方法以填充或至少部分地填充气隙216。
97.在沉积工艺之后，执行蚀刻工艺以去除气隙216外部的任何多余的介电填充材料264。可以使用任何合适的蚀刻方法来去除多余的介电填充材料264。
98.在一些实施例中，可以对外延源极/漏极部件234n、234p执行过蚀刻工艺以在外延源极/漏极部件234n、234中产生接触表面，用于操作148处的工艺。
99.图40是在操作148之后的半导体器件200c的示意性透视图，其中形成了源极/漏极接触部件260和262。图40a是沿着图40的线a-a的半导体器件200c的截面图。图40b是沿着图40的线b-b的半导体器件200c的截面图。
100.如图40所示，混合鳍218pn的顶部部分从底表面260b的部分260bh延伸到源极/漏极接触部件260中。混合鳍218pn中暴露的气隙用介电填充材料264填充。混合鳍218pn的顶部部分与源极/漏极接触部件260直接接触。因为混合鳍218表面上的气隙是填充有介电填充材料264，介电填充材料264防止导电材料进入混合鳍218pn的内部，特别是栅极结构下方的内部部分。
101.通过使位于两个不同外延源极/漏极部件之间的混合鳍的部分凹进，本公开的实施例防止导电材料进入混合鳍的内部气隙，从而防止源极/漏极接触和栅极电极之间的短路。可以通过在半导体鳍回蚀刻期间扩大掩模来实现使混合鳍凹进，因此不会增加生产成本。
102.应当理解，并且非所有优点都必须在本文中讨论，所有实施例或实例不需要特定的优点，并且其他实施例或实例可以提供不同的优点。
103.本公开的一些实施例提供了半导体器件，包括具有顶表面的隔离层；第一外延源极/漏极部件从隔离层延伸超过顶表面，其中第一外延源极/漏极部件用于n型器件；第二外延源极/漏极部件从隔离层延伸超过顶表面，其中第二外延源极/漏极部件用于p型器件；设置在第一外延源极/漏极部件和第二外延源极/漏极部件之间的混合鳍，其中混合鳍具有嵌入隔离层中的第一端和延伸超过隔离层的顶表面的第二端；以及与第一和第二外延源极/
漏极部件在底表面电接触的源极/漏极接触部件，其中源极/漏极接触部件的底表面在混合鳍的第二端之上。
104.本公开的一些实施例提供了半导体器件，包括第一半导体鳍；第二半导体鳍；与第一半导体鳍电接触的第一外延源极/漏极部件，其中第一外延源极/漏极部件掺杂有n型掺杂剂；与第二半导体鳍电接触的第二外延源极/漏极部件，其中第二外延源极/漏极部件掺杂有p型掺杂剂；设置在第一和第二半导体鳍之间以及第一和第二外延源极/漏极部件之间的混合鳍；设置在第一半导体鳍、第二半导体鳍和混合鳍上方的栅极结构，其中混合鳍具有在栅极结构之下的第一顶表面、在第一和第二外延源极/漏极部件之间的第二顶表面，并且第二顶表面低于第一顶表面。
105.本发明的一些实施例提供了用于制造半导体器件的方法，包括形成第一半导体鳍、第二半导体鳍以及在第一和第二半导体鳍之间的混合鳍；在用第一掩模覆盖第二半导体鳍期间，凹进蚀刻第一半导体鳍和混合鳍；形成连接到第一半导体鳍的第一外延源极/漏极部件，以及用n型掺杂剂掺杂第一外延源极/漏极部件；在用第二掩模覆盖混合鳍和第一半导体鳍期间，凹进蚀刻第二半导体鳍；并且形成连接到第二半导体鳍的第二外延源极/漏极部件，以及用p型掺杂剂掺杂第二外延源极/漏极部件。
106.根据本技术的实施例，提供了一种半导体器件，包括：具有顶表面的隔离层；第一外延源极/漏极部件，从隔离层延伸超过顶表面，其中第一外延源极/漏极部件用于n型器件；第二外延源极/漏极部件，从隔离层延伸超过顶表面，其中第二外延源极/漏极部件用于p型器件；混合鳍，设置在第一外延源/漏极部件和第二外延源/漏极部件之间，其中混合鳍具有嵌入隔离层中的第一端和延伸超过隔离层的顶表面的第二端；以及源极/漏极接触部件，在底表面处连接到第一和第二外延源极/漏极部件，其中源极/漏极接触部件的底表面在混合鳍的第二端之上。在一些实施例中，半导体器件还包括：接触蚀刻停止层(cesl)，设置在源极/漏极接触部件的底表面和混合鳍的第二端之间。在一些实施例中，其中，接触蚀刻停止层与混合鳍的第二端接触。在一些实施例中，其中，接触蚀刻停止层与源极/漏极接触部件的底表面接触。在一些实施例中，半导体器件还包括在源极/漏极接触部件的底表面和接触蚀刻停止层之间的层间介电层。在一些实施例中，其中第一外延源极/漏极部件具有从隔离层的顶表面延伸的第一高度，混合鳍的第二端具有距隔离层的顶表面的第二高度，并且第二高度小于第一高度的50％。在一些实施例中，半导体器件还包括与第一和第二外延源极/漏极部件相邻设置的栅极结构，其中混合鳍在栅极结构下方延伸，并且混合鳍在栅极结构下方的部分的顶表面高于混合鳍的第二端的顶表面。
107.根据本技术的另一个实施例，提供了一种半导体器件，包括：第一半导体鳍；第二半导体鳍；连接到第一半导体鳍的第一外延源极/漏极部件，其中第一外延源极/漏极部件掺杂有n型掺杂剂；连接到第二半导体鳍的第二外延源极/漏极部件，其中第二外延源极/漏极部件掺杂有p型掺杂剂；混合鳍，设置在第一和第二半导体鳍之间以及在第一和第二外延源极/漏极部件之间；以及栅极结构，设置在第一半导体鳍、第二半导体鳍和混合鳍的上方，其中混合鳍具有在栅极结构之下的第一顶表面、在第一和第二外延源极/漏极部件之间的第二顶表面，并且第二顶表面低于第一顶表面。在一些实施例中，其中第一顶表面位于距隔离层的顶表面的第一高度处，第二顶表面位于距隔离层的顶表面的第二高度处，并且第二高度小于第一高度的50％。在一些实施例中，半导体器件还包括设置在第一和第二外延源
极/漏极部件上以及第一和第二外延源极/漏极部件之间的混合鳍上的接触蚀刻停止层。在一些实施例中，半导体器件还包括设置在第一和第二外延源极/漏极部件上的源极/漏极接触部件，其中，接触蚀刻停止层的部分设置在源极/漏极接触部件和混合鳍之间。在一些实施例中，半导体器件还包括层间介电层，其中，层间介电层的部分设置在接触蚀刻停止层和源极/漏极接触之上。在一些实施例中，其中，混合鳍包括：具有一个或多个气隙的介电鳍层；以及介电填充层，设置在一个或多个气隙中。
108.根据本技术的又一个实施例，提供了一种用于制造半导体器件的方法，包括：形成第一半导体鳍、第二半导体鳍以及在第一和第二半导体鳍之间的混合鳍；在所述第二半导体鳍被第一掩模覆盖期间，凹进蚀刻第一半导体鳍和混合鳍；形成连接到第一半导体鳍的第一外延源极/漏极部件，以及用n型掺杂剂掺杂第一外延源极/漏极部件；凹进蚀刻第二半导体鳍，其中混合鳍和第一半导体鳍被第二掩模覆盖；以及形成连接到第二半导体鳍的第二外延源极/漏极部件，以及用p型掺杂剂掺杂第二外延源极/漏极部件。在一些实施例中，用于制造半导体器件的方法还包括：在第一和第二外延源极/漏极部件以及混合鳍上方沉积接触蚀刻停止层；以及在接触蚀刻停止层上方沉积层间介电层。在一些实施例中，用于制造半导体器件的方法还包括：在第一和第二外延源极/漏极部件上方的层间介电层中形成接触孔。
109.在一些实施例中，用于制造半导体器件的方法还包括：从第一和第二外延源极/漏极部件蚀刻接触蚀刻停止层。在一些实施例中，其中形成第一半导体鳍、第二半导体鳍和混合鳍包括：将第一半导体鳍、第二半导体鳍和混合鳍形成到距隔离层的顶表面的第一突出高度。在一些实施例中，用于制造半导体器件的方法还包括：在第一半导体鳍、第二半导体鳍和混合鳍上方形成栅极结构。在一些实施例中，其中凹进蚀刻第一半导体鳍和混合鳍包括：使混合鳍凹进到距隔离层的顶表面的第二突出高度，其中第二突出高度短于第一突出高度的50％。
110.根据本公开，位于两个不同的外延源极/漏极部件之间的混合鳍凹进以防止导电材料进入混合鳍的内部气隙，从而防止源极/漏极接触和栅极电极之间的短路。可以通过在半导体鳍回蚀刻期间扩大掩模来实现使混合鳍凹进，因此不会增加生产成本。
111.前面概述了若干实施例的部件，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。
技术特征：1.一种半导体器件，包括：具有顶表面的隔离层；第一外延源极/漏极部件，从所述隔离层延伸超过所述顶表面，其中所述第一外延源极/漏极部件用于n型器件；第二外延源极/漏极部件，从所述隔离层延伸超过所述顶表面，其中所述第二外延源极/漏极部件用于p型器件；混合鳍，设置在所述第一外延源/漏极部件和所述第二外延源/漏极部件之间，其中所述混合鳍具有嵌入所述隔离层中的第一端和延伸超过所述隔离层的所述顶表面的第二端；以及源极/漏极接触部件，在底表面处连接到所述第一和第二外延源极/漏极部件，其中所述源极/漏极接触部件的所述底表面在所述混合鳍的所述第二端之上。2.根据权利要求1所述的半导体器件，还包括：接触蚀刻停止层(cesl)，设置在所述源极/漏极接触部件的所述底表面和所述混合鳍的所述第二端之间。3.根据权利要求2所述的半导体器件，其中，所述接触蚀刻停止层与所述混合鳍的所述第二端接触。4.根据权利要求3所述的半导体器件，其中，所述接触蚀刻停止层与所述源极/漏极接触部件的所述底表面接触。5.根据权利要求3所述的半导体器件，还包括在所述源极/漏极接触部件的所述底表面和所述接触蚀刻停止层之间的层间介电层。6.根据权利要求1所述的半导体器件，其中所述第一外延源极/漏极部件具有从所述隔离层的所述顶表面延伸的第一高度，所述混合鳍的所述第二端具有距所述隔离层的所述顶表面的第二高度，并且所述第二高度小于所述第一高度的50％。7.根据权利要求1所述的半导体器件，还包括与所述第一和第二外延源极/漏极部件相邻设置的栅极结构，其中所述混合鳍在所述栅极结构下方延伸，并且所述混合鳍在所述栅极结构下方的部分的顶表面高于所述混合鳍的所述第二端的顶表面。8.一种半导体器件，包括：第一半导体鳍；第二半导体鳍；连接到所述第一半导体鳍的第一外延源极/漏极部件，其中所述第一外延源极/漏极部件掺杂有n型掺杂剂；连接到所述第二半导体鳍的第二外延源极/漏极部件，其中所述第二外延源极/漏极部件掺杂有p型掺杂剂；混合鳍，设置在所述第一和第二半导体鳍之间以及在所述第一和第二外延源极/漏极部件之间；以及栅极结构，设置在所述第一半导体鳍、所述第二半导体鳍和所述混合鳍的上方，其中所述混合鳍具有在所述栅极结构之下的第一顶表面、在所述第一和第二外延源极/漏极部件之间的第二顶表面，并且所述第二顶表面低于所述第一顶表面。9.根据权利要求8所述的半导体器件，其中所述第一顶表面位于距隔离层的顶表面的
第一高度处，所述第二顶表面位于距所述隔离层的所述顶表面的第二高度处，并且所述第二高度小于所述第一高度的50％。10.一种用于制造半导体器件的方法，包括：形成第一半导体鳍、第二半导体鳍以及在所述第一和第二半导体鳍之间的混合鳍；在所述第二半导体鳍被第一掩模覆盖期间，凹进蚀刻所述第一半导体鳍和所述混合鳍；形成连接到所述第一半导体鳍的第一外延源极/漏极部件，以及用n型掺杂剂掺杂所述第一外延源极/漏极部件；凹进蚀刻所述第二半导体鳍，其中所述混合鳍和所述第一半导体鳍被第二掩模覆盖；以及形成连接到所述第二半导体鳍的第二外延源极/漏极部件，以及用p型掺杂剂掺杂所述第二外延源极/漏极部件。
技术总结根据本申请的实施例，提供了用于制造半导体器件的方法，包括：形成第一半导体鳍、第二半导体鳍、以及在第一和第二半导体鳍之间的混合鳍；凹进蚀刻第一半导体鳍和混合鳍，同时第二半导体鳍被第一掩模覆盖；形成连接到第一半导体鳍的第一外延源极/漏极部件，用n型掺杂剂掺杂第一外延源极/漏极部件；凹进蚀刻第二半导体鳍，其中混合鳍和第一半导体鳍被第二掩模覆盖；形成连接到第二半导体鳍的第二外延源极/漏极部件，用p型掺杂剂掺杂第二外延源极/漏极部件。根据本申请的其他实施例，还提供了半导体器件。体器件。体器件。
技术研发人员：林大钧 林俊仁 潘国华 廖忠志 康秀瑜 吕宥萱 庄惠淇
受保护的技术使用者：台湾积体电路制造股份有限公司
技术研发日：2022.07.05
技术公布日：2022/11/1
