1.本发明的实施例涉及制造多栅极器件的方法、半导体器件及其形成方法。
背景技术：2.半导体集成电路(ic)工业经历了指数级增长。ic材料和设计中的技术进步已经产生了多代ic，其中每一代都具有比上一代更小且更复杂的电路。在ic发展的过程中，功能密度(即，每芯片面积的互连器件的数量)普遍增加，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))已经减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。这样的缩小也增加了处理和制造ic的复杂性。
3.例如，随着ic技术向更小的技术节点发展，已经引入多栅极金属氧化物半导体场效应晶体管(多栅极mosfet或多栅极器件)，以通过增加栅极沟道耦接、减小断态电流以及减小短沟道效应(sce)来提高栅极控制。多栅极器件通常是指具有设置在沟道区域的多于一侧上方的栅极结构(也称为栅极堆叠件)或其部分的器件。鳍式场效应晶体管(finfet)和多桥沟道(mbc)晶体管是多栅极器件的实例，它们已成为高性能和低泄漏应用的流行和有前途的候选器件。finfet具有由多于一侧上的栅极结构包裹的升高的沟道(例如，栅极包裹半导体材料的从衬底延伸的“鳍”的顶部和侧壁)。mbc晶体管具有可以部分或完全在沟道区域周围延伸的栅极结构，以在两侧或更多侧上提供对沟道区域的访问。因为其栅极结构围绕沟道区域，所以mbc晶体管也可以称为环绕栅晶体管(sgt)或全环栅(gaa)晶体管。
4.在多栅极晶体管的形成中，形成浅沟槽隔离(sti)区域以分隔相邻的晶体管。在形成sti区域期间的各个回蚀刻和清洁步骤可能导致sti区域的顶表面凹进。sti区域的顶表面的中心部分可能低于sti区域的顶表面的边缘部分。具有这种顶表面轮廓的sti区域可能会影响多栅极晶体管的性能。因此，虽然现有的多栅极晶体管通常足以满足其预期目的，但是它们并非在所有方面都令人满意。
技术实现要素：5.本发明的一些实施例提供了一种形成半导体器件的方法，包括提供具有第一区域和第二区域的半导体衬底；在所述半导体衬底之上外延生长半导体层；图案化所述半导体层以在所述第一区域中形成第一鳍并且在所述第二区域中形成第二鳍；在所述第一鳍和所述第二鳍的侧壁上沉积介电材料层；执行退火工艺来将掺杂剂驱入所述介电材料层，从而使得所述第一区域中的所述介电材料层中的掺杂剂浓度高于所述第二区域中的所述介电材料层中的掺杂剂浓度；以及执行蚀刻工艺以使所述介电材料层凹进，从而暴露所述第一鳍和所述第二鳍的所述侧壁，其中，所述第一区域中的所述凹进的介电材料层的顶表面低于所述第二区域中的所述凹进的介电材料层的顶表面。
6.本发明的另一些实施例提供了一种制造多栅极器件的方法，包括：提供具有第一区域和第二区域的半导体衬底；形成分别从所述第一区域和所述第二区域突出的第一鳍结构和第二鳍结构；在所述第一鳍结构和所述第二鳍结构的侧壁和顶表面上沉积介电材料
层；在所述介电材料层的所述沉积之后，形成覆盖所述第二区域中的所述介电材料层的注入掩模；用所述注入掩模执行注入工艺，以将掺杂剂注入到所述第一区域中的所述介电材料层中；去除所述注入掩模；以及使所述第一区域和所述第二区域中的所述介电材料层凹进。
7.本发明的又一些实施例提供了一种半导体器件，包括：半导体衬底；多个第一沟道层，垂直堆叠在从所述半导体衬底突出的第一台面上方；多个第二沟道层，垂直堆叠在从所述半导体衬底突出的第二台面上方；隔离部件，设置在所述第一台面的侧壁和所述第二台面的侧壁上；以及栅极结构，包裹所述第一沟道层和所述第二沟道层中的每个，其中，所述隔离部件的顶表面在第一位置处与所述第一台面的所述侧壁相交并且在高于所述第一位置的第二位置处与所述第二台面的所述侧壁相交。
附图说明
8.当结合附图进行阅读时，从以下详细描述可最佳理解本发明的方面。需要强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
9.图1示出了根据本发明的一些实施例的示例性半导体器件的立体图。
10.图2a、图2b、图2c和图2d示出了根据本发明的一些实施例的用于制作半导体器件的示例性方法的一些实施例的流程图。
11.图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18、图19、图20、图21、图22、图23、图24、图25、图26、图27、图28和图29为根据本发明的一些实施例的示例性半导体器件的局部截面图。
具体实施方式
12.以下公开内容提供了许多用于实现本发明的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
13.此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。在以下本发明中，位于、连接至和/或耦接至另一部件的部件的形成可以包括部件直接接触形成的实施例，并且也可以包括介于部件之间形成额外部件从而使得部件可以不直接接触的实施例。此外，使用例如“下部”、“上部”、“水平”、“垂直”、“在
…
之上”、“在
…
上方”、“在
…
下方”、“在
…
之下”、“向上”、“向下”、“顶部”、“底部”等空间相对术语及其衍生词(例如，“水平地”、“向下地”、“向上地”等)以易于理解本发明的一个部件与另一部件的关系。空间相对术语旨在覆盖包括部件的器件的不同方位。此外，当用“约”、“大概”等描述数值或数值范围时，该术语旨在涵盖在包括所描述数值的合理范围内的数值，诸如在所描述数值的+/-10％内或本领
域技术人员所理解的其他值。例如，术语“约5nm”涵盖从4.5nm至5.5nm的尺寸范围。
14.本发明一般涉及半导体器件及其制造，并且更具体地涉及多栅极晶体管。多栅极晶体管包括那些栅极结构，该那些栅极结构的栅极结构形成在沟道区域的至少两侧上。这些多栅极晶体管可以包括p型金属氧化物半导体晶体管或n型金属氧化物半导体多栅极晶体管。在多栅极晶体管的形成中，形成浅沟槽隔离(sti)区域以分隔相邻的晶体管。除其他因素外，sti区域的顶表面轮廓影响多栅极晶体管的沟道区域的高度(也称为“沟道高度”)。本发明的目的在于设计sti区域的顶表面轮廓，以便调整沟道高度，并且进而实现晶体管的更好的电流驱动和漏电抑制性能。
15.在多栅极晶体管中，全环栅(gaa)晶体管为一种类型的多栅极晶体管，其具有在沟道区域周围延伸的栅极结构来在四侧上提供对堆叠的沟道层的访问。下面结合附图来描述本发明的结构和制造方法的细节，附图示出了根据一些实施例的制作gaa晶体管的工艺。gaa晶体管具有垂直堆叠的水平定向沟道层作为晶体管的沟道区域。在本文使用术语“沟道层”来表示具有纳米级或者甚至微米级尺寸并且具有细长形状的任何材料部分，而不管该部分的截面形状如何。因此，这个术语表示圆形和基本圆形两者的截面细长材料部分，以及包括例如圆柱形形状或基本矩形截面的束状或棒状材料部分。在一些实例中，沟道层被称为“纳米线”、“纳米片”以及如本文所用包括各种几何形状(例如，圆柱形、棒形)和各个尺寸的沟道层的类似术语。由于gaa晶体管更好的栅极控制能力、更低的漏电流和完全的finfet器件布局兼容性，因此gaa晶体管为有望将cmos带入路线图的下一阶段的候选者。为了简单起见，本发明奖gaa器件用作实例。本领域普通技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构(例如由于它们的鳍状结构，finfet晶体管作为另一种类型的多栅极晶体管)。
16.图1为根据一些实施例的在用于制造包括gaa晶体管的半导体器件10的示例性方法的一个阶段处的中间结构的示例性立体图。除了其他部件之外，图1中所示的半导体器件10包括衬底12、鳍结构14、隔离部件16和伪栅极结构18。为了简化，图1中省略了一些层和/或部件。
17.衬底12可以为块状半导体衬底或绝缘体上半导体(soi)衬底，该衬底可以被掺杂(例如，用p型或n型掺杂剂)以在其中形成各个阱区域或掺杂区域，或者该衬底未被掺杂。通常，soi衬底包括形成在绝缘层上的半导体材料层。绝缘层可以为掩埋氧化物(box)层、氧化硅层等。绝缘层设置在硅或玻璃衬底上。衬底12可以由硅或另一半导体材料制成。例如，衬底12为硅晶圆。在一些实例中，衬底12由诸如硅锗(sige)、碳化硅(sic)、砷镓(gaas)、砷化铟(inas)或磷化铟(inp)的化合物半导体制成。在一些实例中，衬底12由诸如gaasp、alinas、algaas、gainas、gainp或gainasp的合金半导体制成。
18.多个鳍结构14从衬底12突出。每个鳍结构14包括外延部分26和基底部分28。外延部分26包括插入有第二成分的外延层32的第一成分的外延层30。第一成分和第二成分可以不同。在一些实施例中，外延层30为sige并且外延层32为硅。外延层32可以作为gaa晶体管的沟道层，并且也可以被称为沟道层32。外延层30随后将被去除并且也可以被称为牺牲层30。如以下更详细描述的，在一些实施例中，通过图案化衬底12上面的外延堆叠件和衬底12的顶部部分来形成外延部分26和基底部分28。由于基底部分28平顶升高，基底部分28也被
称为台面28。
19.此外，沿着鳍结构14的侧壁并且位于鳍结构14的顶表面上方跨越鳍结构14形成伪栅极结构18。伪栅极结构18还形成在隔离部件16上。伪栅极结构18的纵向通常垂直于鳍结构14的纵向。在一些实施例中，伪栅极结构18作为功能栅极结构的占位符并且将在后栅极工艺中被替换以形成gaa晶体管。在伪栅极结构18下面的鳍结构14的区域被称为沟道区域。鳍结构14中的每个沟道区域夹在两个源极/极漏区域之间。
20.伪栅极结构18包括伪栅极介电层34和位于伪栅极介电层34上方的伪栅电极层36。在一些实施例中，伪栅电极层36由多晶硅制成。伪栅极介电层34可以由氧化硅、氮化硅、氮氧化硅或另一低介电常数(低k)的介电材料制成。使用诸如cvd、pvd、ald、高密度等离子体cvd(hdpcvd)、金属有机cvd(mocvd)、或等离子体增强cvd(pecvd)工艺的沉积工艺独立形成伪栅极介电层34和伪栅电极层36。然后，使用光刻和蚀刻工艺将伪栅极介电层34和伪栅电极层36的这些沉积层图案化为伪栅极结构18。蚀刻工艺是各向异性的并且可以包括反应离子蚀刻(rie)、中性束蚀刻(nbe)或另一合适的蚀刻工艺。蚀刻工艺可以使用第一硬掩模42和第二硬掩模44作为蚀刻掩模。伪栅极结构18的侧壁被栅极间隔件46覆盖。栅极间隔件46形成在鳍结构14和隔离部件16上方。可以通过共形地沉积一个或多个间隔件层并各向异性地蚀刻该一个或多个间隔件层来形成栅极间隔件46。一个或多个间隔件层可以包括氧化硅(sio2)、氮化硅(sin或si3n4)、氮氧化硅(sion)、碳氮化硅(sicn)或它们的组合，并且可以通过cvd、ald或另一沉积工艺来沉积一个或多个间隔件层。蚀刻工艺可以包括rie、nbe或另一蚀刻工艺。
21.仍然参考图1，隔离部件16设置在相邻的鳍结构14对之间。隔离部件16由绝缘材料形成，例如氧化硅、氮化硅、氧氮化硅、氟掺杂的硅酸盐玻璃(fsg)或另一低介电常数(低k)的介电材料。可以通过使用诸如化学气相沉积(cvd)工艺、可流动cvd(fcvd)工艺、旋涂玻璃(sog)工艺或另一适用工艺的沉积工艺用绝缘材料填充鳍结构14之间的沟槽，以及然后在回蚀刻工艺中使填充的绝缘材料凹进来形成隔离部件16。凹进的隔离部件16也被称为浅沟槽隔离(sti)部件16(或称为“sti区域”)。在sti部件16的形成中，将回蚀刻工艺和其他清洁操作用于使sti部件的顶表面凹进，以暴露鳍结构14的外延部分26和台面28的顶部部分。在所示实施例中，sti部件16的顶表面位于台面28的顶表面之下，使得台面28的侧壁的顶部部分位于sti部件16之上。
22.作为回蚀刻工艺和/或其他清洁操作的结果，观察到，靠近相邻鳍结构14之间的间隔的中线50的sti部件16的顶表面的中心部分呈现为低于靠近鳍结构14的侧壁的sti部件16的顶表面的拐角部分。在这方面，sti部件16的顶表面具有曲度轮廓(curvature profile)，例如凹陷的(或碟形)轮廓。从顶部沟道层32的顶表面到sti部件16的顶表面的拐角部分(例如，在sti区域16具有相对于台面28的侧壁的横向厚度(限定为1.5nm，作为实例)的位置处)的垂直距离(表示为hc)被称为晶体管的“沟道高度”，因为这表示在sti部件之上并且因此在功能栅极结构的直接控制下的沟道区域的高度。沿中线50从顶部沟道层32的顶表面到sti部件16的顶表面的中心部分的垂直距离(表示为hs)被称为晶体管的“阶梯高度”。可以通过阶梯高度和沟道高度之间的差值(即hs-hc)检测(benchmark)曲度轮廓。更大的高度差值转化为更强的曲度轮廓，反之亦然。
23.除了其他因素之外，由于sti部件16的曲度轮廓影响晶体管的沟道高度hc，它以多
种方式影响器件性能。通常，较高的沟道高度意味着功能栅极结构可以有效接合的沟道区域越多，这反过来又会引起更强的电流驱动能力。同时，较高的沟道高度也意味着有更大的台面108的顶部部分可以直接接合功能栅极结构，这反过来又会引起更大的漏电流流入衬底12。此外，在晶体管的源极/漏极部件形成期间，曲度轮廓也可能限制外延生长的形状。本发明的目的是设计不同区域(例如，n型区域和p型区域中)中sti部件的顶表面轮廓，以便微调器件性能来适应不同的应用需求。
24.图2a至图2d示出了根据本发明的各个方面的用于形成多栅极器件的方法100的一些实施例的流程图。下面将结合图3至图29描述图2a至图2d。图3至图29是根据方法100的在各个制造阶段的半导体器件200的局部截面图。方法100仅是实例，并且不旨在将本发明限制在权利要求中明确记载的内容之外。可以在方法100之前、期间和之后提供额外的步骤，并且对于方法100的额外实施例，可以移动、替换或消除所描述的一些步骤。可以在图3至图29中所示的半导体器件中添加附加部件，并且在半导体器件的其他实施例中可以替换、修改或消除以下描述的一些部件。
25.与在此讨论的其他方法实施例和示例性器件一样，应当理解，可以通过cmos技术工艺流程来制造半导体器件200的部分，并且因此这里仅简要描述一些工艺。此外，示例性半导体器件可以包括各种其他器件和部件，例如其他类型的器件，例如附加晶体管、双极结型晶体管、电阻器、电容器、电感器、二极管、保险丝、静态随机存取存储器(sram)和/或其他逻辑电路等，但为了更好地理解本发明的发明构思而进行了简化。在一些实施例中，示例性器件包括可以互连的多个半导体器件(例如晶体管)，包括pfet、nfet等。在各个方面，半导体器件200类似于图1所示的半导体器件10。图3至图29表示沿图1中的i-i线截取的半导体器件200的局部截面图，i-i线穿过将形成的n型和p型晶体管的沟道区域。此外，应注意，方法100的处理步骤(包括参考图3至图29给出的任何描述，以及本公开中提供的方法的其余部分和示例性附图)仅仅是示例性的，并不旨在限制超出以下权利要求中具体记载的内容。
26.在操作102处，方法100(图2a)提供衬底202，如图3所示。衬底202可以是晶圆的部分，并且可以是块状半导体衬底或绝缘体上半导体(soi)衬底。通常，soi衬底是形成在绝缘层上的半导体材料层。绝缘层可以是例如掩埋氧化物(box)层，其可以是氧化硅层等。在通常为硅或玻璃衬底的衬底上提供绝缘层。也可以使用其他衬底，例如多层或梯度衬底。根据一些实施例，衬底202的半导体材料可以包括硅；锗；包括碳化硅、镓砷、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括sige、gaasp、alinas、algaas、gainas、gainp和/或gainasp的合金半导体；或它们的组合。
27.衬底202具有区域202n和区域202p。区域202n可以用于形成n型器件，诸如nmos晶体管，例如n型gaa晶体管。区域202p可以用于形成p型器件，诸如pmos晶体管，例如p型gaa晶体管。在整个描述中，区域202n和202p分别被称为nmos区域和pmos区域。nmos区域202n可以与pmos区域202p邻接。可替代地，nmos区域202n可以与pmos区域202p分隔开，并且可以在nmos区域202n和pmos区域202p之间设置任意数量的器件部件(例如，其他有源器件、掺杂区域、隔离结构等)。
28.在操作104处，方法100(图2a)在衬底202中的nmos区域202n中形成注入区域。参考图4，形成注入掩模204。在一些实施例中，注入掩模204由光刻胶形成，该光刻胶被涂覆然后被图案化以形成位于nmos区域202n上面的开口206。然后执行p型掺杂剂注入(标记为208)
以形成p阱210。p型掺杂剂可以包括硼、铟或它们的组合。可以使用在约50kev至约150kev之间的范围内的能量来执行注入。p型掺杂剂浓度可以等于或小于10
18
cm-3
，例如在约10
17
/cm3至约10
18
/cm3之间的范围内。p型掺杂剂具有一定的分布(例如高斯分布)，并且可以没有尖锐的边缘/顶表面/底表面。根据一些实施例，如果掺杂剂的浓度低于其峰值浓度的约50％，则认为相应位置为边缘/顶表面/底表面。
29.参考图5，在操作104处，方法100可以可选地形成高掺杂区域212。可以共同注入高掺杂区域212和具有相同p型掺杂剂的p阱210。可替代地，可以用与p阱210不同的p型掺杂剂注入高掺杂区域212。高掺杂区域212具有比p阱210更高的掺杂剂浓度。高掺杂区域212中的p型掺杂剂浓度可以大于10
18
/cm3，例如在约10
18
/cm3至约10
19
/cm3之间的范围内。可以使用在约80kev至约120kev之间的范围内的能量来执行注入。高掺杂区域212的底表面位于p阱210的底表面之上。高掺杂区域212的顶表面与衬底的顶表面间隔开距离d0，从而使得在随后的工艺中图案化衬底202以形成鳍结构的台面期间，衬底202的具有等于或大于d0厚度的顶部部分将被去除，从而暴露出高掺杂区域212。如以下更详细描述的，这允许高掺杂区域212中的掺杂剂(以及p阱210中的掺杂剂)扩散到将形成的隔离部件中，以调整回蚀刻工艺中的蚀刻速率来作用于调整nmos区域202n中的曲度轮廓。
30.参考图6，还执行抗穿通(apt)注入以形成抗穿通区域214。在apt注入期间，注入的掺杂剂的导电类型也为p型。抗穿通区域214可以被注入与p阱210中的p型掺杂剂相同的p型掺杂剂。抗穿通区域214具有与衬底202的顶表面间隔开的顶表面，并且可以与高掺杂区域212的底部部分重叠。抗穿通区域214具有在高掺杂区域212的底表面之下的底表面或者具有位于高掺杂区域212的底表面上方的底表面。在所示实施例中，抗穿通区域214的底表面在高掺杂区域212的底表面之下。选择抗穿通区域214的位置，使得该位置在所得n型finfet中的随后形成的源极/漏极部件的底表面之下，在随后步骤中形成该所得n型finfet。抗穿通区域214用于降低从源极/漏极区域到衬底202的泄漏。根据一些实施例，抗穿通区域214中的掺杂浓度可以在约1
×
10
19
/cm3至约1
×
10
20
/cm3之间的范围内。
31.如图4、图5和图6所示，可以使用相同的注入掩模204来形成p阱210、高掺杂区域212和抗穿通区域214。根据本发明的替代实施例，可以使用不同的注入掩模。例如，可以使用与用于形成p阱210和抗穿通区域214的掩模不同的注入掩模来注入高掺杂区域212，使得可以独立于p阱210和抗穿通区域214的位置和尺寸来定制高掺杂区域212的位置和尺寸。例如，在一个实施例中，高掺杂区域212可以包括设置在将形成的鳍结构的台面两侧上但不位于台面正下方的两个部分。然后去除注入掩模204，例如通过可接受的灰化工艺。
32.在操作106处，方法100(图2a)在衬底202中的pmos区域202p中形成一个或多个注入区域。参考图7，形成注入掩模216。在一些实施例中，注入掩模216由光刻胶形成，该光刻胶被涂覆以及然后被图案化以形成位于pmos区域202p上面的开口218。然后执行n型掺杂剂注入(标记为220)以形成n阱222。n型掺杂剂可以包括磷、砷、锑或它们的组合。可以使用在约50kev至约150kev之间的范围内的能量来执行注入。n型掺杂剂浓度可以等于或小于10
18
/cm3，例如在约10
17
/cm3至约10
18
/cm3之间的范围内。还执行apt注入以形成抗穿通区域224。在apt注入期间，注入的掺杂剂的导电类型也为n型。抗穿通区域224可以被注入与n阱222中相同的n型掺杂剂。抗穿通区域224具有与衬底202的顶表面间隔开的顶表面。抗穿通区域224具有在n阱222的底表面之上的底表面。选择抗穿通区域224的位置，使得该位置在所得p
型finfet中的随后形成的源极/漏极部件的底表面之下，在随后步骤中形成的该所得p型finfet。抗穿通区域224用于降低从源极/漏极区域到衬底202的泄漏。根据一些实施例，抗穿通区域224中的掺杂浓度可以在约1
×
10
19
/cm3至约1
×
10
20
/cm3之间的范围内。然后去除注入掩模216，例如通过可接受的灰化工艺。随后，在一些实施方式中，执行退火工艺以激活形成在衬底202中的各个注入区域中的掺杂剂。
33.根据一些实施例，在pmos区域202p中没有形成扩散区域(类似于高掺杂区域212)。因此，位于pmos区域202p中将形成的隔离部件在回蚀刻工艺中的蚀刻速率将不会被调整到与nmos区域202n中将形成的隔离部件在回蚀刻工艺中的蚀刻速率相同的程度，这是在两个区域202n和202p中有意地引入曲度轮廓差异。在一些实施例中，高掺杂区域212也没有形成在nmos区域202n中，但是p阱210中的掺杂剂浓度高于n阱222中的掺杂剂浓度，例如高20％至50％。因此，从p阱210比从n阱222更强的扩散到将形成的隔离部件中来足以在两个区域202n和202p中引入曲度轮廓差异。
34.在操作108处，方法100(图2a)在衬底202上方形成一个或多个外延层，如图8所示。在一些实施例中，在衬底202上方形成外延堆叠件230。外延堆叠件230包括由第二成分的外延层234插入的第一成分的外延层232。第一成分和第二成分可以不同。在实施例中，外延层232为sige并且外延层234为硅。然而，其他实施例也是可能的，包括提供具有不同氧化速率和/或蚀刻选择性的第一成分和第二成分的实施例。在一些实施例中，外延层232包括sige，并且在外延层234包括硅的情况下，硅氧化速率小于sige氧化速率。应注意，图8中示出了外延层232和234中的每个的三(3)层，这仅用于说明目的并且不旨在限制超出权利要求中具体记载的内容。可以理解，可以在外延堆叠件230中形成任意数量的外延层；层的数量取决于用于器件200的沟道层的所需数量。在一些实施例中，外延层234的数量在2和10之间，例如4或5。
35.在一些实施例中，外延层234具有在约4nm至约12nm范围内的厚度。外延层234的厚度可以为基本均匀的。在一些实施例中，外延层232具有在约3nm至约8nm范围内的厚度。在一些实施例中，堆叠件的外延层232的厚度为基本均匀的。如以下更详细描述的，外延层234作为随后形成的多栅极器件的沟道层，并且基于器件性能考虑来选择一个外延层234的厚度。外延层234也称为沟道层234。外延层232用于为随后形成的多栅极器件限定相邻沟道层之间的间隙距离，并且基于器件性能考虑来选择一个外延层232的厚度。外延层232也被称为牺牲层232。
36.作为实例，可以通过分子束外延(mbe)工艺、金属有机化学气相沉积(mocvd)工艺和/或其他合适的外延生长工艺来执行外延堆叠件230的外延生长。在一些实施例中，诸如外延层234的外延生长层包括与衬底202相同的材料。在一些实施例中，外延层232和234包括与衬底202不同的材料。如上所述，在至少一些实例中，外延层232包括外延生长的si
1-x
ge
x
层(例如，x为约25～55％)，并且外延层234包括外延生长的硅(si)层。可替代地，在一些实施例中，外延层232和234中的任一个可以包括其他材料，诸如锗、例如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体，例如sige、gaasp、alinas、algaas、ingaas、gainp和/或gainasp的合金半导体，或它们的组合。如所讨论的，可以基于提供不同的氧化、蚀刻选择性特性来选择外延层232和234的材料。在各个实施例中，外延层232和234基本上没有掺杂剂，例如其中在外延生长工艺期间不执行有意地掺杂。
37.在操作110处，方法100(图2a)图案化外延堆叠件230和衬底202的顶部部分以形成鳍结构240，如图9所示。每个鳍结构240包括来自外延堆叠件230的外延部分242和来自衬底202的顶部部分的图案化的台面244。相邻的鳍结构240被鳍沟槽243分隔开。为了图案化外延堆叠件230，在外延堆叠件230上方沉积硬掩模层246。然后图案化硬掩模层246以作为蚀刻掩模来图案化交错的牺牲层232和沟道层234以及衬底202的顶部部分。在一些实施例中，可以使用cvd、等离子体增强cvd(pecvd)、原子层沉积(ald)、等离子体增强ald(peald)或合适的沉积方法来沉积硬掩模层246。硬掩模层246可以为单层或多层。当硬掩模层246为多层时，硬掩模层246可以包括焊盘氧化物和焊盘氮化物层。可以使用合适的工艺来图案化鳍结构240，包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺将光刻和自对准工艺组合，从而允许创建例如具有比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成材料层并且使用光刻工艺图案化材料层。使用自对准工艺，在图案化的材料层旁边形成间隔件。然后去除材料层，并且然后可以使用剩余的间隔件或芯轴来图案化硬掩模层246，并且然后可以将图案化的硬掩模层246用作蚀刻掩模来蚀刻外延堆叠件230和衬底202的顶部部分以形成鳍结构240。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(rie)和/或其他合适的工艺。去除衬底202的顶部部分暴露了nmos区域202n中的高掺杂区域212。在所示实施例中，高掺杂区域212的顶部部分为台面244的底部部分的一部分。如上所述，取决于用于形成高掺杂区域212中使用的注入掩模，高掺杂区域212可以包括设置在台面244两侧但不作为台面244的部分或不在台面244正下方的两个间隔开的部分，这可以在随后的退火工艺中减少掺杂剂从高掺杂区域212扩散到鳍结构240中。
38.在操作112处，方法100(图2a)用介电材料填充相邻鳍结构240之间的鳍沟槽243以形成隔离部件250，如图10所示。隔离部件250可以包括一个或多个介电层。用于隔离部件250的合适介电材料可以包括氧化硅、氮化硅、碳化硅、氟硅酸盐玻璃(fsg)、低k介电材料和/或其他合适的介电材料。可以通过任何合适的技术来沉积介电材料，包括热生长、cvd、hdp-cvd、pvd、ald和/或旋涂技术。根据一些实施例，形成隔离部件250从而使得过量的介电材料覆盖鳍结构240。尽管隔离部件250被示为单层，但一些实施例可以利用多层。在所示实施例中，介电材料为通过fcvd工艺形成的氧化硅。
39.在操作114处，方法100(图2a)执行退火工艺。一旦沉积了介电材料，就可以执行退火工艺。退火工艺涉及升高的温度。在一些实施例中，退火工艺包括在约400℃至约850℃之间的退火温度下持续约半小时至约14小时的持续时间。退火工艺引起高掺杂区域212中的掺杂剂扩散到隔离部件250的底部部分，由图11中的箭头252表示。例如，高掺杂区域212中的p型掺杂剂(诸如硼原子)在热预算下易于扩散。掺杂剂浓度可以具有梯度分布，该梯度分布在高掺杂区域212中具有峰值并且进一步向上到隔离部件250中逐渐降低。掺杂剂浓度可以保留在隔离部件250的底部部分，诸如在底部沟道层234之下。在随后的回蚀刻工艺中，掺杂剂的外扩散增加了隔离部件250的底部部分的蚀刻速率。退火工艺还可以引起p阱210和n阱222中的掺杂剂扩散到隔离部件250的底部部分。也就是说，n型掺杂剂也可以扩散到pmos区域202p中的隔离部件250的底部部分中，并且也引起pmos区域202p中的隔离部件250的底部部分的蚀刻速率降低。然而，由于高掺杂区域212中的高掺杂剂浓度，nmos区域202n中的蚀刻速率降低大于pmos区域202p中的蚀刻速率降低，因为nmos区域202n中的隔离部件250
中的较高掺杂剂浓度。在省略形成高掺杂区域212的实施例中，p阱210中的掺杂剂浓度高于n阱222中的掺杂剂浓度，例如高20％至50％，这仍然允许在nmos区域202n中比在pmos区域202p中更强的掺杂剂扩散。在沉积介电材料之后，使用化学机械抛光(cmp)工艺平坦化半导体器件200。硬掩模246也可以在cmp工艺期间被去除以暴露顶部沟道层234，如图12所示。
40.在操作116处，方法100(图2a)在回蚀刻工艺中使隔离部件250凹进，以形成浅沟槽隔离(sti)部件(也表示为sti部件250或sti区域250)，如图13所示。可以使用任何合适的蚀刻技术来使隔离部件250凹进，包括干蚀刻、湿蚀刻、rie和/或其他蚀刻方法，并且在示例性实施例中，在不蚀刻鳍结构240的情况下，使用各向异性干蚀刻来选择性地去除隔离部件250的介电材料。在实施例中，使用siconi(也称为siconi)工艺来执行回蚀刻工艺，在该siconi(也称为siconi)工艺中，工艺气体包括nh3、hf等。在实施例中，nh3的流速为约10sccm至约1000sccm，并且hf的流速为约100sccm至约500sccm。
41.回蚀刻工艺可以由时间模式控制。在蚀刻隔离部件250的顶部部分期间，nmos区域202n和pmos区域202p中的蚀刻速率大致相同，从而使得两个区域中的隔离部件250的顶表面以类似的速率降低。这是因为两个区域中的隔离部件250的顶部部分具有大致相同的掺杂剂浓度。在蚀刻隔离部件250的底部部分(例如，在底部沟道层234之下)期间，由于较高的掺杂剂浓度，加快了nmos区域202n中的蚀刻速率，从而使得当回蚀刻工艺停止时，nmos区域202n中的sti区域250的顶表面通常低于pmos区域202p中的sti区域250的顶表面。
42.如图13所示，相对于邻近鳍结构240之间的间隔中的中线253，位于中线253一侧的nmos区域202n中的sti区域250的顶表面低于位于中线253另一侧的pmos区域202p中的sti区域250的顶表面。在一些实施例中，鳍结构240的侧壁与中线253之间的距离d1介于约30nm至约40nm的范围内。沿着中线253从顶部沟道层234的顶表面到sti区域250的顶表面的中心部分测量的阶梯高度hs可以介于约55nm至约65nm的范围内。在nmos区域202n中，从顶部沟道层234的顶表面到sti区域250的顶表面的拐角部分(例如，在sti区域250的相对于台面244的侧壁具有横向厚度d2(限定为1.5nm，作为实例)的位置处)测量的沟道高度hcl可以介于约65nm至约75nm的范围内。作为比较，pmos区域202p中的沟道高度hc2可以介于约50nm至约60nm的范围内。在一些实施例中，沟道高度差δhc可以介于约5nm至约25nm的范围。对于sram应用，通常需要n型晶体管具有更强的电流驱动能力而通常需要p型晶体管具有较小的漏电流。相应地，较大的沟道高度hc1允许n型晶体管具有更强的电流驱动能力，而较小的沟道高度hc2允许p型晶体管具有较小的漏电流。
43.仍然参考图13，在所示实施例中，sti区域250的顶表面轮廓在nmos区域202n和pmos区域202p两者中保持为凹陷的，但具有不同的凹陷深度(在nmos区域202n中更小)。在pmos区域202p中，凹陷表面轮廓在sti区域250的拐角边缘处具有小于约45度的侧壁角度θsw2(相对于鳍结构240的侧壁)。作为比较，在nmos区域202n中，由于额外的凹进顶表面轮廓，凹陷表面轮廓在sti区域250的拐角边缘处具有大于约55度的侧壁角度θsw1。在形成晶体管的源极/漏极部件期间，大于约55度的侧壁角度对外延生长的形状的约束较小。在一些替代实施例中，由于过度蚀刻，nmos区域202n中的sti区域250的顶表面可以形成为平整的或凸起的。
44.在操作118处，方法100(图2a)在鳍结构240的沟道区域上方形成伪栅极结构260。在一些实施例中，采用栅极替换工艺(或后栅极工艺)，其中伪栅极结构260作为功能栅极结
构的占位符。其他工艺和配置是可能的。在所示实施例中，伪栅极结构260包括伪介电层和设置在伪介电层上方的伪电极。在示例性工艺中，通过cvd在半导体器件200上方毯式沉积伪栅极结构260中的伪介电层。然后在伪介电层上方毯式沉积用于伪电极的材料层。然后使用光刻工艺图案化伪介电层和用于伪电极的材料层以形成伪栅极结构260。在一些实施例中，伪介电层可以包括氧化硅，并且伪电极可以包括多晶硅(多晶态硅)。随后，可以进行方法100来在伪栅极结构260的侧壁上形成栅极间隔件，在源极/漏极区域中外延生长源极/漏极部件，以及在源极/漏极部件上方沉积接触蚀刻停止层(cesl)和层间介电(ild)层。在一些实施例中，在沉积ild层之后，执行cmp工艺以平坦化半导体器件200的顶表面，从而使得伪栅极结构260的顶表面暴露。
45.在操作120处，方法100(图2a)去除伪栅极结构260和牺牲层232。如图15所示，通过选择性蚀刻工艺从半导体器件200去除在操作118结束时暴露的伪栅极结构260。选择性蚀刻工艺可以为选择性湿蚀刻工艺、选择性干蚀刻工艺或它们的组合。在所示实施例中，选择性蚀刻工艺选择性地去除伪介电层和伪电极，而没有显着损坏鳍结构240和sti部件250。去除伪栅极结构260生成位于沟道区域上方的栅极沟槽262。在去除伪栅极结构260之后，位于沟道区域中的沟道层234和牺牲层232暴露在栅极沟槽262中。随后，从栅极沟槽262选择性地去除牺牲层232以释放沟道层234，如图16所示。可以通过选择性干蚀刻、选择性湿蚀刻或其他选择性蚀刻工艺来实施牺牲层232的选择性去除。在一些实施例中，选择性湿蚀刻包括氢氧化铵(nh4oh)、氟化氢(hf)、过氧化氢(h2o2)或它们的组合(例如，包括氢氧化氨-过氧化氢-水的混合物的apm蚀刻)。在一些替代实施例中，选择性去除包括硅锗氧化物以及随后的硅锗氧化物去除。例如，可以通过臭氧清洁提供氧化，并且然后通过诸如nh4oh的蚀刻剂去除硅锗氧化物。在操作120结束时，垂直堆叠的沟道层234在将形成的gaa晶体管的沟道区域中被释放。
46.在操作122处，方法100(图2a)在栅极沟槽262中形成金属栅极结构270，金属栅极结构270包裹位于沟道区域中的每个沟道层234，从而在nmos区域202n中形成n型gaa晶体管280n并且在pmos区域202p中形成p型gaa晶体管280p，如图17所示。金属栅极结构270也接合台面244的顶部部分。金属栅极结构270包括包裹位于沟道区域中的每个沟道层234的栅极介电层272和形成在栅极介电层上的栅电极层274。在一些实施例中，栅极介电层272包括一层或多层介电材料，例如氧化硅、氮化硅或高k介电材料、其他合适的介电材料和/或它们的组合。高k介电材料的实例包括hfo2、hfsio、hfsion、hftao、hftio、hfzro、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(hfo
2-al2o3)合金、其他合适的高k介电材料和/或它们的组合。在一些实施例中，栅极介电层272包括形成在沟道层234和介电材料之间的界面层。可以通过cvd、ald或任何合适的方法来形成栅极介电层272。在一个实施例中，使用诸如ald的高度共形沉积工艺来形成栅极介电层，以确保在每个沟道层周围形成具有均匀厚度的栅极介电层。栅电极层274形成在栅极介电层上以围绕每个沟道结构。栅电极层274包括一层或多层导电材料，例如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、tin、wn、tial、tialn、tacn、tac、tasin、金属合金、其他合适的材料和/或它们的组合。可以通过cvd、ald、电镀或其他合适的方法来形成栅电极层274。在本发明的某些实施例中，一个或多个功函数调整层插入在栅极介电层272和栅电极层274之间。功函数调整层由诸如tin、tan、taalc、tic、tac、co、al、tial、hfti、tisi、tasi或tialc的单层导电材料制成或者由这些材料的两
种或两种以上的多层导电材料制成。对于n型gaa晶体管280n，将tan、taalc、tin、tic、co、tial、hfti、tisi和tasi中的一种或多种用于功函数调整层，并且对于p型gaa晶体管280p，将tialc、al、tial、tan、taalc、tin、tic和co中的一种或多种用作功函数调整层。可以通过ald、pvd、cvd、电子束蒸发或其他合适的工艺来形成功函数调整层。此外，对于可以使用不同金属层的n沟道fet和p沟道fet，可以分别形成功函数调整层。
47.nmos区域202n中的sti区域250的进一步凹进的顶表面暴露了沟道区域的较高的沟道高度，从而允许n型gaa晶体管280n具有较强的驱动电流能力。同时，p型gaa晶体管280p的较低沟道高度具有暴露在栅极驱动下的台面244的较少部分并且表现出更好的漏电流抑制性能。这种组合适用于某些sram应用。半导体器件200还可以包括多变的沟道高度组合的其他cmos对。参考图18，通过调整sti区域的不同区中的蚀刻速率，例如通过调整扩散到sti区域的不同区中的掺杂剂的量，半导体器件200可以包括第一区i、第二区ii以及第三区iii，第一区i适用于普通的sram应用，在第一区i中，n型晶体管具有扩大的沟道高度hc1，而p型晶体管具有未调整的沟道高度hc2，第二区ii适用于高电流sram应用，在第二区ii中，n型和p型晶体管都具有扩大的沟道高度hc1，第三区iii适用于低泄漏sram应用，在第三区iii中，n型和p型晶体管都具有未调整的沟道高度hc2。在一些实施例中，扩大的沟道高度hc1介于约65nm至约75nm的范围内，并且未调整的沟道高度hc2介于约50nm至约60nm的范围内。
48.此外，虽然图3至图18使用gaa晶体管作为实例，但本领域普通技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构，诸如finfet晶体管或其他类型的多栅极晶体管。作为实例，图19示出了具有finfet晶体管的半导体器件200的另一实施例，该finfet晶体管在不同区具有不同的沟道高度组合。
49.在操作124处，方法100(图2a)对半导体器件200执行进一步的工艺以形成本领域已知的各种部件和区域。例如，后续工艺可以在半导体器件200上形成被配置为连接各个部件以形成功能电路的各种接触件、通孔、金属线和多层互连部件(例如，金属层和层间电介质)，该功能电路可以包括一个或多个多栅极器件。在进一步的实例中，多层互连可以包括诸如通孔或接触件的垂直互连件，以及诸如金属线的水平互连件。各种互连部件可以采用包括铜、钨和/或硅化物的各种导电材料。在一个实例中，使用镶嵌和/或双镶嵌工艺来形成与铜相关的多层互连结构。此外，可以在方法100之前、期间和之后实施额外的工艺步骤，并且可以根据方法100的各个实施例替换或消除以上描述的一些工艺步骤。
50.现在参考图2b，图2b示出了方法100的替代实施例的流程图。在方法100的替代实施例中，方法100通过操作102-操作110进行，同时在操作104处省略高掺杂区域212的形成。在操作110之后，方法100进行到操作111，在操作111中，在鳍结构240上形成掺杂剂层。参考图20，在鳍结构240的侧壁和顶表面上毯式沉积第一掺杂剂层282。在所示实施例中，第一掺杂剂层282为磷硅酸盐玻璃(psg)和/或包括选自磷、砷、锑以及它们的组合的n型掺杂剂的其他材料。第一掺杂剂层282中的掺杂剂浓度可以介于约10
17
/cm3至约10
21
/cm3的范围内。参考图21，从nmos区域202n去除第一掺杂层282。第一掺杂剂层282的去除可以包括在半导体器件200上方形成具有暴露nmos区域202n的开口的蚀刻掩模，通过蚀刻掩模中的开口蚀刻第一掺杂剂层282，以及在从nmos区域202n去除第一掺杂剂层282之后，去除蚀刻掩模。参考
图22，在nmos区域202n中的鳍结构240的侧壁和顶表面上毯式沉积第二掺杂层284，并且第二掺杂层284覆盖pmos区域202p中的第一掺杂层282。在所示实施例中，第二掺杂剂层284为硼硅酸盐玻璃(bsg)和/或包括选自硼、铟及它们的组合的p型掺杂剂的其他材料。第二掺杂剂层284中的掺杂剂浓度可以介于约10
17
/cm3至约10
21
/cm3的范围内。
51.在操作111之后，方法100进行到操作112-操作116。在操作116处，退火工艺引起第一掺杂剂层282和第二掺杂剂层284中的掺杂剂扩散到隔离部件250中，由图23中的箭头252表示。由于扩散主要发生在鳍结构240的侧壁和顶表面，因此隔离部件250的顶部部分也被掺杂。在nmos区域202n中，p型掺杂剂调整隔离部件250的蚀刻速率。在pmos区域202p中，由于p型掺杂剂和n型掺杂剂都扩散到隔离部件250中，蚀刻速率调整的净效果(net effect)被减弱。总体效果为nmos区域202n中的蚀刻速率变得高于pmos区域202p中的蚀刻速率。在操作116之后，方法100进行到操作118-操作124。在图24中示出在操作122结束时的半导体器件200。
52.现在参考图2c，图2c示出了方法100的第三实施例的流程图。在方法100的该替代实施例中，通过操作102-操作112进行方法100，而在操作104处省略高掺杂区域212的形成。在操作112处沉积介电材料以形成隔离部件250之后，方法100进行到操作116以使隔离部件250凹进。在操作116处，不是同时使nmos区域202n和pmos区域202p中的隔离部件250凹进，方法100形成第一蚀刻掩模286以限制nmos区域202n中的回蚀刻工艺，如图25所示；随后，方法100形成第二蚀刻掩模288以限制pmos区域202p中的回蚀刻工艺，如图26所示。通过在nmos区域202n和pmos区域202p依次执行回蚀刻工艺，可以单独调整不同区域的蚀刻时间，以实现不同的凹进深度，并且在对应区域分别实现不同的顶表面轮廓，例如凹陷的、平整的，或凸起的。例如，nmos区域202n中的凸起轮廓和pmos区域202p中的凹陷轮廓。在操作116之后，方法100进行到操作118-操作124。图27中示出了在操作122结束时的半导体器件200。
53.现在参考图2d，图2d示出了方法100的第四实施例的流程图。在方法100的该替代实施例中，通过操作102-操作112进行方法100，而在操作104处省略高掺杂区域212的形成。在隔离部件250的介电材料的沉积之后，方法100进行到操作113以执行对nmos区域202n的掺杂剂注入。参考图28，在半导体器件200上方形成注入掩模290。在一些实施例中，注入掩模290由光刻胶形成，该光刻胶被涂覆以及然后被图案化以形成位于nmos区域202n上面的开口292。然后执行p型掺杂剂注入(标记为208)以调整隔离部件250的蚀刻速率。p型掺杂剂可以包括硼、铟或它们的组合。可以使用在约50kev至约150kev之间的范围内的能量来执行注入。p型掺杂剂浓度可以等于或小于10
20
cm-3
，例如在约10
17
/cm3至约10
20
/cm3之间的范围内。作为比较，pmos区域202p中的隔离部件250基本上没有掺杂剂。然后去除注入掩模290，例如通过可接受的灰化工艺。还可以执行退火工艺以激活掺杂剂。在操作113之后，方法100进行到操作116-操作124。图29示出了在操作122结束时的半导体器件200。
54.尽管不旨在限制，但本发明的一个或多个实施例为半导体器件及其形成提供了许多益处。本发明提供了在半导体器件的不同区域中形成具有不同沟道高度和不同的sti区域的顶表面轮廓的多栅极晶体管的方法以微调器件性能。此外，调整隔离部件的蚀刻速率并且因此在sti区域中实现不同曲度轮廓的方法的实施例可以容易地集成到现有的半导体制造工艺中。
55.在一个示例性方面，本发明涉及一种方法。该方法包括提供具有第一区域和第二
区域的半导体衬底、在半导体衬底之上外延生长半导体层、图案化半导体层以在第一区域中形成第一鳍和在第二区域中形成第二鳍、在第一鳍和第二鳍的侧壁上沉积介电材料层，执行退火工艺来将掺杂剂驱入到介电材料层中，从而使得第一区域中的介电材料层中的掺杂剂浓度高于第二区域中的介电材料层中的掺杂剂浓度，以及执行蚀刻工艺以使介电材料层凹进，从而暴露第一鳍和第二鳍的侧壁。第一区域中凹进的介电材料层的顶表面低于第二区域中凹进的介电材料层的顶表面。在一些实施例中，该方法还包括在半导体层的外延生长之前，在第一区域的半导体衬底中注入第一掺杂剂，从而在半导体衬底中形成掺杂区域。将掺杂剂驱入到介电材料层中包括将掺杂区域中的第一掺杂剂驱入到介电材料层的底部部分中。在一些实施例中，在退火工艺之后，介电材料层的顶部部分基本上没有来自掺杂区域的第一掺杂剂。在一些实施例中，半导体层的图案化还图案化半导体衬底的顶部部分。半导体层的图案化暴露掺杂区域。在一些实施例中，该方法还包括在第二鳍上方沉积第一掺杂剂层和在第二区域中的第一掺杂剂层上方沉积第二掺杂剂层，以及在第一鳍上方沉积第二掺杂剂层。第一掺杂剂层和第二掺杂剂层具有相反的类型。在一些实施例中，将掺杂剂驱入到介电材料层中包括将第一掺杂剂层和第二掺杂剂层中的掺杂剂驱入到介电材料层的顶部和底部部分中。在一些实施例中，在使介电材料层凹进之后，由第一鳍提供的沟道高度大于由第二鳍提供的沟道高度。在一些实施例中，在使介电材料层凹进之后，凹进的介电材料层的顶表面具有在第一区域和第二区域具有不同的凹陷深度的凹陷轮廓。在一些实施例中，在使介电材料层凹进之后，凹进的介电材料层的顶表面相对于第一鳍的侧壁形成第一侧壁角度并且相对于第二鳍的侧壁形成第二侧壁角度，并且第一侧壁角度大于第二侧壁角度。在一些实施例中，第一侧壁角度大于约55度并且第二侧壁角度小于约45度。在一些实施例中，第一区域用于形成n型晶体管并且第二区域用于形成p型晶体管。
56.在另一示例性方面，本发明涉及制造多栅极器件的方法。该方法包括提供具有第一区域和第二区域的半导体衬底，形成分别从第一区域和第二区域突出的第一鳍结构和第二鳍结构，在第一鳍结构和第二鳍结构的侧壁和顶表面上沉积介电材料层，在介电材料层的沉积之后，形成覆盖第二区域中的介电材料层的注入掩模，用注入掩模执行注入工艺以将掺杂剂注入到第一区域中的介电材料层中，去除注入掩模，以及使第一区域和第二区域中的介电材料层凹进。在一些实施例中，第一区域用于形成n型晶体管并且第二区域用于形成p型晶体管，并且掺杂剂为p型掺杂剂。在一些实施例中，在注入工艺之后，在介电材料层的所述凹进期间，介电材料层在第一区域表现出比第二区域中更高的蚀刻速率。在一些实施例中，在介电材料层的凹进之后，与第二鳍结构的暴露在凹进的介电材料层之上的侧壁相比，第一鳍结构具有暴露在凹进的介电材料层之上的更高侧壁。
57.在另一示例性方面，本发明涉及半导体器件。该半导体器件包括半导体衬底、垂直堆叠在从半导体衬底突出的第一台面上方的多个第一沟道层、垂直堆叠在从半导体衬底突出的第二台面上方的多个第二沟道层、设置在第一台面的侧壁和第二台面的侧壁上的隔离部件，以及包裹第一沟道层和第二沟道层中的每个的栅极结构。隔离部件的顶表面在第一位置处与第一台面的侧壁相交并且在高于第一位置的第二位置处与第二台面的侧壁相交。在一些实施例中，第一台面的底部部分具有比第二台面的底部部分更高的掺杂剂浓度。在一些实施例中，第一沟道层为n型晶体管的部分并且第二沟道层为p型晶体管的部分，并且掺杂剂浓度具有p型掺杂剂。在一些实施例中，隔离部件的顶表面相对于第一台面的侧壁的
形成第一侧壁角度并且相对于第二台面的侧壁形成第二侧壁角度，并且第一侧壁角度大于第二侧壁角度。在一些实施例中，第二位置比第一位置高约5nm至约25nm。
58.上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解下面的详细描述。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。
技术特征：1.一种形成半导体器件的方法，包括：提供具有第一区域和第二区域的半导体衬底；在所述半导体衬底之上外延生长半导体层；图案化所述半导体层以在所述第一区域中形成第一鳍和在所述第二区域中形成第二鳍；在所述第一鳍和所述第二鳍的侧壁上沉积介电材料层；执行退火工艺来将掺杂剂驱入到所述介电材料层中，从而使得所述第一区域中的所述介电材料层中的掺杂剂浓度高于所述第二区域中的所述介电材料层中的掺杂剂浓度；以及执行蚀刻工艺以使所述介电材料层凹进，从而暴露所述第一鳍和所述第二鳍的所述侧壁，其中，所述第一区域中所述凹进的介电材料层的顶表面低于所述第二区域中所述凹进的介电材料层的顶表面。2.根据权利要求1所述的方法，还包括：在所述半导体层的所述外延生长之前，在所述第一区域的所述半导体衬底中注入第一掺杂剂，从而在所述半导体衬底中形成掺杂区域，其中，将所述掺杂剂驱入到所述介电材料层中包括将所述掺杂区域中的所述第一掺杂剂驱入到所述介电材料层的底部部分中。3.根据权利要求2所述的方法，其中，在所述退火工艺之后，所述介电材料层的顶部部分基本上没有来自所述掺杂区域的所述第一掺杂剂。4.根据权利要求2所述的方法，其中，所述半导体层的所述图案化还图案化所述半导体衬底的顶部部分，其中，所述半导体层的所述图案化暴露所述掺杂区域。5.根据权利要求1所述的方法，还包括：在所述第二鳍上方沉积第一掺杂剂层并且在所述第二区域中的所述第一掺杂剂层上方沉积第二掺杂剂层；以及在所述第一鳍上方沉积所述第二掺杂剂层，其中，所述第一掺杂剂层和所述第二掺杂剂层具有相反的类型。6.根据权利要求5所述的方法，其中，将所述掺杂剂驱入到所述介电材料层中包括将所述第一掺杂剂层和所述第二掺杂剂层中的掺杂剂驱入到所述介电材料层的顶部部分和底部部分中。7.根据权利要求1所述的方法，其中，在使所述介电材料层凹进之后，由所述第一鳍提供的沟道高度大于由所述第二鳍提供的沟道高度。8.根据权利要求1所述的方法，其中，在使所述介电材料层凹进之后，所述凹进的介电材料层的所述顶表面具有在所述第一区域和所述第二区域具有不同的凹陷深度的凹陷轮廓。9.一种制造多栅极器件的方法，包括：提供具有第一区域和第二区域的半导体衬底；形成分别从所述第一区域和所述第二区域突出的第一鳍结构和第二鳍结构；在所述第一鳍结构和所述第二鳍结构的侧壁和顶表面上沉积介电材料层；在所述介电材料层的所述沉积之后，形成覆盖所述第二区域中的所述介电材料层的注入掩模；
用所述注入掩模执行注入工艺，以将掺杂剂注入到所述第一区域中的所述介电材料层中；去除所述注入掩模；以及使所述第一区域和所述第二区域中的所述介电材料层凹进。10.一种半导体器件，包括：半导体衬底；多个第一沟道层，垂直堆叠在从所述半导体衬底突出的第一台面上方；多个第二沟道层，垂直堆叠在从所述半导体衬底突出的第二台面上方；隔离部件，设置在所述第一台面的侧壁和所述第二台面的侧壁上；以及栅极结构，包裹所述第一沟道层和所述第二沟道层中的每个，其中，所述隔离部件的顶表面在第一位置处与所述第一台面的所述侧壁相交并且在高于所述第一位置的第二位置处与所述第二台面的所述侧壁相交。
技术总结一种形成半导体器件的方法，包括提供具有第一区域和第二区域的半导体衬底，在半导体衬底之上外延生长半导体层，图案化半导体层以在第一区域中形成第一鳍和在第二区域中形成第二鳍，以及在第一鳍和第二鳍的侧壁上沉积介电材料层。该方法还包括执行退火工艺来将掺杂剂驱入到介电材料层中，从而使得第一区域中的介电材料层中的掺杂剂浓度高于第二区域中的介电材料层中的掺杂剂浓度，以及执行蚀刻工艺以使介电材料层凹进，从而暴露第一鳍和第二鳍的侧壁。第一区域中凹进的介电材料层的顶表面低于第二区域中凹进的介电材料层的顶表面。本发明的实施例还提供了半导体器件和制造多栅极器件的方法。器件的方法。器件的方法。
技术研发人员：高珮玲 林宥霆 张志仲 郭俊铭 彭远清
受保护的技术使用者：台湾积体电路制造股份有限公司
技术研发日：2022.07.05
技术公布日：2022/11/1
