rhbd-14t抗辐照sram存储单元、芯片、模块
技术领域
1.本发明涉及静态随机存储单元电路技术领域，特别是涉及基于源隔离技术的rhbd-14t抗辐照sram存储单元、芯片、模块。
背景技术：2.随着技术的发展，人们开始建造轻型卫星，以减少制造和维护成本。由于轻型卫星的尺寸限制，它们需要高密度的存储单元。静态随机存储器(staticrandom access memory，sram)单元具有较高的封装密度，提高了数字数据处理和卫星控制系统的逻辑性能，是实现这一目标的理想选择。太空中含有高能带电粒子。当粒子撞击逻辑电路时，就会产生电子-空穴对。由于电场的作用，这些电子-空穴对被分离并聚集在敏感节点处，这些累积的电荷会产生一个瞬态电压脉冲。如果脉冲的幅度超过逻辑电路的开关阈值，存储的数据可能被改变，导致单粒子翻转(single event upset，缩写为seu)或软件出错。
技术实现要素：3.基于此，有必要针对单个粒子撞击影响单元的seu概率增加从而导致单元扰动问题，提供基于源隔离技术的rhbd-14t抗辐照sram存储单元、芯片、模块。
4.为实现上述目的，本发明采用了以下技术方案：
5.基于源隔离技术的rhbd-14t抗辐照sram存储单元，其包括：
6.pmos晶体管p1；
7.pmos晶体管p2，p2的源极与p1的漏极电连接；
8.pmos晶体管p3，p3的源极与p1的漏极、p2的源极电连接；
9.pmos晶体管p4，p4的栅极与p3的漏极电连接；
10.pmos晶体管p5，p5的源极与p4的源极电连接，p5的栅极与p2的漏极电连接；
11.pmos晶体管p6，p6的源极与p1的源极电连接，p6的漏极与p5的源极、 p4的源极电连接，p6的栅极与p5的栅极、p2的漏极电连接；
12.nmos晶体管n0，n0的漏极与p5的漏极电连接，n0的栅极与p3的漏极电连接；
13.nmos晶体管n1，n1的漏极与p4的漏极电连接，n1的栅极与p5的栅极、p6的栅极、p2的漏极电连接，n1的源极与n0的源极电连接；
14.nmos晶体管n2，n2的漏极与p2的漏极电连接，n2的栅极与p4的漏极、n1的漏极电连接，n2的源极与n1的源极、n0的源极电连接；
15.nmos晶体管n3，n3的漏极与p3的漏极、p4的栅极、n0的栅极、n5 的漏极电连接，n3的栅极与p1的栅极、p2的栅极、p5的漏极、n0的漏极电连接，n3的源极与n2的源极、n1的源极、n0的源极电连接；
16.nmos晶体管n4，n4的漏极与n1的漏极电连接，n4的栅极与字线wl 电连接，n4的源极与位线bl电连接；
17.nmos晶体管n5，n5的漏极与n3的漏极电连接，n5的栅极与字线wl 电连接，n5与位
线blb电连接；
18.nmos晶体管n6，n6的漏极与n0的漏极电连接，n6的栅极与字线wl 电连接，n6的源极与位线bl电连接；
19.nmos晶体管n7，n7的漏极与n2的漏极电连接，n7的栅极与字线wl 电连接，n7与位线blb电连接；
20.晶体管p4和p3、p2和p5交叉耦合，p1和p6作为上拉管，n0、n1、n2 和n3作为下拉管，两个主存储节点q与qn通过n4与n5分别与位线bl和 blb相连，两个冗余存储节点s0与s1通过n6与n7分别与位线bl和blb 相连，n4、n5、n6、n7由字线wl控制，p1的源极和p6的源极共接vdd， n0的源极、n1的源极、n3的源极和n2的源极共接地。
21.进一步的，所述晶体管n0～n7以及p1～p6的栅长均为65nm，其中晶体管 p1～p6的栅宽为140nm，晶体管n0～n3的栅宽为280nm，晶体管n4～n7的栅宽为140nm。
22.在其中一个实施例中，所述rhbd-14t抗辐照sram存储单元处于保持阶段时，位线bl和blb都预充到高电平，字线wl为低电平，单元内部保持初始的状态且不工作。
23.在其中一个实施例中，所述rhbd-14t抗辐照sram存储单元处于读数据阶段时，位线bl和blb预充到高电平，字线wl为高电平，晶体管n4～n7 打开。
24.进一步的，若所述rhbd-14t抗辐照sram存储单元存储的数据为
‘0’
，则“q＝s1＝0、qn＝s0＝1”；位线bl通过放电路径1：晶体管n4、n1和放电路径2：晶体管n6、n0向地放电，使位线产生电压差，通过灵敏放大器读出数据。
25.进一步的，若所述rhbd-14t抗辐照sram存储单元存储的数据为
‘1’
，则“q＝s1＝1、qn＝s0＝0”；位线blb通过放电路径1：晶体管n5、n3和放电路径2：晶体管n7、n2向地放电，使位线产生电压差，通过灵敏放大器读出数据。
26.在其中一个实施例中，所述rhbd-14t抗辐照sram存储单元处于写入数据阶段时，字线wl为高电平，若位线bl为高电平，位线blb为低电平，则通过晶体管n4和n6分别向存储节点q与存储节点s1写
‘1’
。
27.进一步的，所述rhbd-14t抗辐照sram存储单元处于写入数据阶段时，字线wl为高电平，若位线bl为低电平，位线blb为高电平，则通过晶体管 n5和n7分别向存储节点qn与存储节点s0写
‘0’
。
28.本发明还包括基于源隔离技术的rhbd-14t抗辐照sram存储芯片，其采用前述基于源隔离技术的rhbd-14t抗辐照sram存储单元的电路封装而成，所述基于源隔离技术的rhbd-14t抗辐照sram存储芯片的引脚包括：
29.第一引脚，其通过字线wl与晶体管n4～n7的栅极电连接；
30.第二引脚，其通过位线bl与晶体管n4、n6的源极电连接；
31.第三引脚，其通过位线blb与晶体管n5、n7的源极电连接。
32.本发明还包括基于源隔离技术的rhbd-14t抗辐照sram存储模块，其采用前述基于源隔离技术的rhbd-14t抗辐照sram存储单元的电路，所述存储模块包括：
33.晶体管n4～n7的栅极电连接字线wl，由此引出第一连接端；
34.晶体管n4、n6的源极电连接位线bl，由此引出第二连接端；
35.晶体管n5、n7的源极电连接位线blb，由此引出第三连接端。
36.本发明提供的技术方案，具有如下有益效果：
37.本发明通过在空间粒子轰击敏感节点时采用源隔离技术，令其仅产生微弱电压脉冲，不影响其余晶体管的状态，从而提高sram存储单元的抗seu的能力，提高了sram存储单元的稳定性。
附图说明
38.图1为本发明提供的现有技术中sea14t电路的结构示意图；
39.图2为本发明提供的现有技术中quatro10t电路的结构示意图；
40.图3为本发明提供的现有技术中s4p8n电路的结构示意图；
41.图4为本发明提供的现有技术中qucce12t电路的结构示意图；
42.图5为本发明提供的现有技术中rsp14t电路的结构示意图；
43.图6为本发明基于源隔离技术的rhbd-14t抗辐照sram存储单元的电路结构示意图；
44.图7为基于图6的存储单元的时序波形仿真图；
45.图8为基于图6的存储单元在不同时刻，不同节点受到双指数电流源脉冲注入的瞬态波形仿真图；
46.图9为基于图6的存储单元和现有技术sram单元电路的hsnm、rsnm、 wsnm对比图；
47.图10为基于图6的三维tcad混模仿真模拟粒子轰击抗辐照单元关闭管的结果仿真图；
48.图11为基于图6的基于源隔离技术的rhbd-14t抗辐照sram存储芯片的结构示意图。
具体实施方式
49.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
50.为了提高单元抵抗seu的能力，现有技术中主要包括以下几种方案：图1 所示是一种sea14t电路，该电路采用极性加固技术，虽然减少了敏感节点的个数，但是却导致了较大的读延迟，以及较低的hsnm与rsnm数值；图2 所示是一种quatro10t电路，它相比于传统六管单元结构有更好的抗seu的能力，但是该单元的写能力较差，并且其保持噪声容限hsnm与读静态噪声容限rsnm较差；图3所示是一种s4p8n电路，该电路面积较大且保持噪声容限hsnm较小，电路的稳定性较差；图4所示是一种qucce12t电路，该电路可以抵抗所有单节点翻转，并且具有较高的读静态噪声容限rsnm，但是其临界电荷较小；图5所示是一种rsp14t电路，该电路临界电荷较小，电路结构复杂，不利于集成。
51.本实施例针对单个粒子撞击影响单元的seu概率增加从而导致单元扰动问题，提供一种基于源隔离技术的rhbd-14t抗辐照sram存储单元，实现在空间粒子轰击敏感节点时采用源隔离技术，令其仅产生微弱电压脉冲，不影响其余晶体管的状态，从而提高sram存储单元的抗seu的能力。
52.如图6所示，本实施例提供基于源隔离技术的rhbd-14t抗辐照sram存储单元，其主
要包括六个pmos晶体管和八个nmos晶体管；六个pmos晶体管依次记为p1～p6，八个nmos晶体管依次记为n0～n7；p1、p6作为上拉管，p4和p3、p2和p5交叉耦合，n0～n3作为下拉管；两个主存储节点q与 qn通过n4与n5分别与位线bl和blb相连，两个冗余存储节点s0与s1 通过n6与n7分别与位线bl和blb相连；其中管n4～n7由字线wl控制。
53.位线bl与传输管n4与n6的源极电连接；位线blb与晶体管n5与n7 的源极电连接；字线wl与传输晶体管n4、n5、n6和n7的栅极电连接；传输晶体管n4的漏极与nmos晶体管n1的漏极电连接；传输晶体管n6的漏极与nmos晶体管n0的漏极电连接；传输晶体管n5的漏极与nmos晶体管 n3的漏极电连接；传输晶体管n7的漏极与nmos晶体管n2的漏极电连接； vdd与pmos晶体管p6、p1的源极电连接；pmos晶体管p5、p4和p3、p2 的源极分别与pmos晶体管p6、p1的漏极相连；pmos晶体管p5、p4、p3 和p2的漏极分别与nmos晶体管n0、n1、n3和n2的漏极相连；n0、n1、 n3和n2的源极与地相连。
54.具体连接方式如下：pmos晶体管p1的漏极与pmos晶体管p3的源极和 pmos晶体管p2的源极电连接，并且pmos晶体管p1的栅极与nmos晶体管n3的栅极、pmos晶体管p2的栅极与pmos晶体管p5的漏极和nmos晶体管n0的漏极电连接；pmos晶体管p2的漏极与nmos晶体管n2的漏极电连接；pmos晶体管p2的源极与pmos晶体管p1的漏极、pmos晶体管p3 的源极电连接；pmos晶体管p2的栅极与pmos晶体管p5的漏极、nmos晶体管n0的漏极电连接；pmos晶体管p3的漏极与nmos晶体管n3的漏极、 pmos晶体管p4的栅极电连接，且与nmos晶体管n0的栅极电连接并与 nmos晶体管n5的漏极电连接，pmos晶体管p3的源极与p1的漏极连接并且pmos晶体管p2的源极电连接；pmos晶体管p3的栅极与nmos晶体管 n1的漏极、pmos晶体管p4的漏极电连接；pmos晶体管p4的漏极与nmos 晶体管n1的漏极电连接；pmos晶体管p4的源极与p6的漏极连接并且pmos 晶体管p5的源极电连接；pmos晶体管p4的栅极与nmos晶体管n3的漏极、 pmos晶体管p3的漏极电连接；pmos晶体管p5的漏极与nmos晶体管n0 的漏极、并且与pmos晶体管p1的栅极与nmos晶体管n3的栅极、pmos 晶体管p2的栅极和nmos晶体管n6的漏极连接电连接；pmos晶体管p5的源极与pmos晶体管p6的漏极、pmos晶体管p4的源极电连接；pmos晶体管p5的栅极与pmos晶体管p2的漏极、nmos晶体管n2的漏极电连接；pmos 晶体管p6的漏极与pmos晶体管p5的源极和pmos晶体管p4的源极电连接，并且pmos晶体管p6的栅极与nmos晶体管n1的栅极、pmos晶体管p5的栅极与pmos晶体管p2的漏极和nmos晶体管n2的漏极电连接。
55.nmos晶体管n0的漏极与pmos晶体管p5的漏极电连接，nmos晶体管n0的栅极与pmos晶体管p3的漏极电连接；nmos晶体管n1的漏极与 pmos晶体管p4的漏极、nmos晶体管n2的栅极电连接，并且nmos晶体管n1的栅极与pmos晶体管p5的栅极、pmos晶体管p6的栅极、pmos晶体管p2的漏极、nmos晶体管n2的漏极电连接；nmos晶体管n2的漏极与 pmos晶体管p2的漏极电连接，并且nmos晶体管n1的栅极与pmos晶体管p5的栅极、pmos晶体管p6的栅极电连接，nmos晶体管n2的栅极与pmos 晶体管p4的漏极电连接，并且与nmos晶体管n1的漏极电连接；nmos晶体管n3的漏极与pmos晶体管p3的漏极电连接，并且与pmos晶体管p4的栅极与nmos晶体管n0的栅极、nmos晶体管n5的漏极电连接，nmos晶体管n3的栅极与pmos晶体管p1的栅极电连接、pmos晶体管p2的栅极并且与pmos晶体管p5的漏极电连接、nmos晶体管n0的漏极电连接；nmos 晶体管n4，n4的漏极与n1的漏极电连接，n4的栅极与字线wl电连接，n4 的源极与位线bl电连接；nmos晶体管n5，n5的漏极与n3的漏极电连接， n5的栅极与字线wl电连接，
n5与位线blb电连接；nmos晶体管n6，n6 的漏极与n0的漏极电连接，n6的栅极与字线wl电连接，n6的源极与位线 bl电连接；nmos晶体管n7，n7的漏极与n2的漏极电连接，n7的栅极与字线wl电连接，n7与位线blb电连接。
56.所有mos晶体管的栅长均为65nm，其中pmos晶体管的栅宽全为140nm，晶体管n0、n1、n2、n3的栅宽为280nm，n4、n5、n6、n7的栅宽为140nm。
57.上述rhbd-14t抗辐照sram存储单元的原理如下：在保持阶段，位线 bl和blb都预充到高电平，字线wl为低电平，电路内部保持初始的状态，电路不工作。当在读数据阶段，位线bl和blb都预充到高电平，字线wl为高电平，传输晶体管n4、n5、n6、n7打开；如果该单元电路存储的数据为
‘0’
，则“q＝s1＝0、qn＝s0＝1”；那么bl通过放电路径1：晶体管n4与n1、和放电路径2：晶体管n6、n0向地放电，使得位线产生电压差，然后通过灵敏放大器读出数据；如果该单元电路存储的数据为
‘1’
，则“q＝s1＝1、qn＝s0＝0”那么blb通过放电路径1：晶体管n5与n3、和放电路径2：晶体管n7、n2 向地放电，使得位线产生电压差，然后通过灵敏放大器读出数据。在写入数据阶段，字线wl为高电平，如果bl为高电平，blb为低电平，那么通过传输晶体管n4和n6分别向存储节点q点与s1点写
‘1’
；如果bl为低电平， blb为高电平，那么通过传输晶体管n5和n7分别向存储节点qn点与s0点写
‘0’
。
58.当只考虑电路结构对抗辐照性能的提升时，如果电路的存储节点受到粒子轰击，由于电路节点均由两个pmos晶体管组成上拉路径，根据源隔离原理，通过上拉路径串联一个pmos晶体管减弱pmos晶体管内部的寄生双极放大效应，即当空间粒子轰击敏感节点时，在存储
‘0’
的节点由于采用了源隔离技术，仅产生“0-1”的微弱电压脉冲，而该脉冲由于栅电容的存在不能影响其他晶体管的状态，从而使得电路抗seu的能力得到了提高，而其它两个存储
‘1’
的节点可以通过当受到单粒子轰击翻转时可以依靠存储单元的电路结构恢复存储值。
59.在仿真条件为corner：tt；temperature：27℃；vdd：1.2v的条件下， rhbd-14t抗辐照sram存储单元的时序波形图如图7所示；在不同时刻、不同节点受到双指数电流源脉冲注入时rhbd-14t抗辐照sram存储单元的瞬态波形仿真图如图8所示；rhbd-14t抗辐照sram存储单元与现有技术sram 单元电路相比hsnm、rsnm、wsnm对比情况如图9所示；在三维tcad混模仿真模拟粒子轰击rhbd-14t抗辐照sram存储单元关闭管的结果如图10 所示，其中，节点q＝s1＝1、qn＝s0＝0，let值为80。
60.仿真条件与上述一致，本实施例所提供的rhbd-14t抗辐照sram存储单元与现有技术sram单元电路的读写时间和功耗仿真对比表如下表所示：
61.读写时间和功耗仿真对比表
62.单元读延迟(ps)写延迟(ps)功耗(μw)sea14t100.4439.715.15quatro119.2388.027.43s4p8n82.434.47.73qucce12t44.6134.715.2rsp14t110.3831.915.12rhbd-14t54.732.015.053
63.仿真条件与上述一致，本实施例所提供的rhbd-14t抗辐照sram存储单元与现有技
术sram单元电路的临界电荷对比表如下表所示：
64.临界电荷对比表
65.电路名称临界电荷(fc)sea14t》80quatro19.1s4p8n32.61qucce12t31.51rsp14t18.75rhbd-14t》80
66.由此可见，通过spice仿真和3d技术计算机辅助设计混合模式仿真，验证了rhbd-14t抗辐照sram存储单元对seu的抗翻转性。其中在内部节点 q\qn与s0\s1采用了共用并叠加两个上拉pmos晶体管，提高sram存储单元的稳定性，并提高单元抗单粒子翻转能力。
67.如图11所示，在前述基于源隔离技术的rhbd-14t抗辐照sram存储单元的基础上，进一步的提供了基于源隔离技术的rhbd-14t抗辐照sram存储芯片，该芯片由基于源隔离技术的rhbd-14t抗辐照sram存储单元的电路封装而成，所述rhbd-14t抗辐照sram存储单元的引脚包括：第一引脚，其通过字线wl与晶体管n4～n7的栅极电连接；第二引脚，其通过位线bl与晶体管n4、n6的源极电连接；第三引脚，其通过位线blb与晶体管n5、n7的源极电连接。
68.封装成芯片的模式，更易于rhbd-14t抗辐照sram存储单元的推广与应用，方便本领域技术人员快速使用rhbd-14t抗辐照sram存储单元，只需参照说明书，对芯片的引脚进行线路连接即可。
69.在前述基于源隔离技术的rhbd-14t抗辐照sram存储单元的基础上，进一步的提供了基于源隔离技术的rhbd-14t抗辐照sram存储模块，所述存储模块包括：晶体管n4～n7的栅极电连接字线wl，由此引出第一连接端；晶体管n4、n6的源极电连接位线bl，由此引出第二连接端；晶体管n5、n7的源极电连接位线blb，由此引出第三连接端。
70.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
71.以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
技术特征：1.基于源隔离技术的rhbd-14t抗辐照sram存储单元，其特征在于，其包括：pmos晶体管p1；pmos晶体管p2，p2的源极与p1的漏极电连接；pmos晶体管p3，p3的源极与p1的漏极、p2的源极电连接；pmos晶体管p4，p4的栅极与p3的漏极电连接；pmos晶体管p5，p5的源极与p4的源极电连接，p5的栅极与p2的漏极电连接；pmos晶体管p6，p6的源极与p1的源极电连接，p6的漏极与p5的源极、p4的源极电连接，p6的栅极与p5的栅极、p2的漏极电连接；nmos晶体管n0，n0的漏极与p5的漏极电连接，n0的栅极与p3的漏极电连接；nmos晶体管n1，n1的漏极与p4的漏极电连接，n1的栅极与p5的栅极、p6的栅极、p2的漏极电连接，n1的源极与n0的源极电连接；nmos晶体管n2，n2的漏极与p2的漏极电连接，n2的栅极与p4的漏极、n1的漏极电连接，n2的源极与n1的源极、n0的源极电连接；nmos晶体管n3，n3的漏极与p3的漏极、p4的栅极、n0的栅极、n5的漏极电连接，n3的栅极与p1的栅极、p2的栅极、p5的漏极、n0的漏极电连接，n3的源极与n2的源极、n1的源极、n0的源极电连接；nmos晶体管n4，n4的漏极与n1的漏极电连接，n4的栅极与字线wl电连接，n4的源极与位线bl电连接；nmos晶体管n5，n5的漏极与n3的漏极电连接，n5的栅极与字线wl电连接，n5与位线blb电连接；nmos晶体管n6，n6的漏极与n0的漏极电连接，n6的栅极与字线wl电连接，n6的源极与位线bl电连接；nmos晶体管n7，n7的漏极与n2的漏极电连接，n7的栅极与字线wl电连接，n7与位线blb电连接；晶体管p4和p3、p2和p5交叉耦合，p1和p6作为上拉管，n0、n1、n2和n3作为下拉管，两个主存储节点q与qn通过n4与n5分别与位线bl和blb相连，两个冗余存储节点s0与s1通过n6与n7分别与位线bl和blb相连，n4、n5、n6、n7由字线wl控制，p1的源极和p6的源极共接vdd，n0的源极、n1的源极、n3的源极和n2的源极共接地。2.根据权利要求1所述的基于源隔离技术的rhbd-14t抗辐照sram存储单元，其特征在于，所述晶体管n0～n7以及p1～p6的栅长均为65nm，其中晶体管p1～p6的栅宽为140nm，晶体管n0～n3的栅宽为280nm，晶体管n4～n7的栅宽为140nm。3.根据权利要求1所述的基于源隔离技术的rhbd-14t抗辐照sram存储单元，其特征在于，所述rhbd-14t抗辐照sram存储单元处于保持阶段时，位线bl和blb都预充到高电平，字线wl为低电平，单元内部保持初始的状态且不工作。4.根据权利要求1所述的基于源隔离技术的rhbd-14t抗辐照sram存储单元，其特征在于，所述rhbd-14t抗辐照sram存储单元处于读数据阶段时，位线bl和blb预充到高电平，字线wl为高电平，晶体管n4～n7打开。5.根据权利要求4所述的基于源隔离技术的rhbd-14t抗辐照sram存储单元，其特征在于，若所述rhbd-14t抗辐照sram存储单元存储的数据为
‘0’
，则“q＝s1＝0、qn＝s0＝1”；位
线bl通过放电路径1：晶体管n4、n1和放电路径2：晶体管n6、n0向地放电，使位线产生电压差，通过灵敏放大器读出数据。6.根据权利要求4所述的基于源隔离技术的rhbd-14t抗辐照sram存储单元，其特征在于，若所述rhbd-14t抗辐照sram存储单元存储的数据为
‘1’
，则“q＝s1＝1、qn＝s0＝0”；位线blb通过放电路径1：晶体管n5、n3和放电路径2：晶体管n7、n2向地放电，使位线产生电压差，通过灵敏放大器读出数据。7.根据权利要求1所述的基于源隔离技术的rhbd-14t抗辐照sram存储单元，其特征在于，所述rhbd-14t抗辐照sram存储单元处于写入数据阶段时，字线wl为高电平，若位线bl为高电平，位线blb为低电平，则通过晶体管n4和n6分别向存储节点q与存储节点s1写
‘1’
。8.根据权利要求1所述的基于源隔离技术的rhbd-14t抗辐照sram存储单元，其特征在于，所述rhbd-14t抗辐照sram存储单元处于写入数据阶段时，字线wl为高电平，若位线bl为低电平，位线blb为高电平，则通过晶体管n5和n7分别向存储节点qn与存储节点s0写
‘0’
。9.基于源隔离技术的rhbd-14t抗辐照sram存储芯片，其特征在于，其采用如权利要求1-8中任意一项所述的基于源隔离技术的rhbd-14t抗辐照sram存储单元的电路封装而成，所述rhbd-14t抗辐照sram存储芯片的引脚包括：第一引脚，其通过字线wl与晶体管n4～n7的栅极电连接；第二引脚，其通过位线bl与晶体管n4、n6的源极电连接；第三引脚，其通过位线blb与晶体管n5、n7的源极电连接。10.基于源隔离技术的rhbd-14t抗辐照sram存储模块，其特征在于，其采用如权利要求1-8中任意一项所述的基于源隔离技术的rhbd-14t抗辐照sram存储单元的电路，所述存储模块包括：晶体管n4～n7的栅极电连接字线wl，由此引出第一连接端；晶体管n4、n6的源极电连接位线bl，由此引出第二连接端；晶体管n5、n7的源极电连接位线blb，由此引出第三连接端。
技术总结本发明涉及RHBD-14T抗辐照SRAM存储单元、芯片、模块。基于源隔离技术的RHBD-14T抗辐照SRAM存储单元包括PMOS晶体管P1～6和NMOS晶体管N0～7；P4和P3、P2和P5交叉耦合，两个主存储节点Q与QN通过N4与N5分别与位线BL和BLB相连，两个冗余存储节点S0与S1通过N6与N7分别与位线BL和BLB相连，N4～N7由字线WL控制，P1的源极和P6的源极共接VDD，N0的源极、N1的源极、N3的源极和N2的源极共接地。本发明通过在空间粒子轰击敏感节点时采用源隔离技术，令其仅产生微弱电压脉冲，不影响其余晶体管的状态，提高SRAM存储单元的抗SEU能力。SRAM存储单元的抗SEU能力。SRAM存储单元的抗SEU能力。
技术研发人员：赵强 张茵 彭春雨 卢文娟 吴秀龙 蔺智挺 陈军宁
受保护的技术使用者：安徽大学
技术研发日：2022.07.12
技术公布日：2022/11/1
