一种容双节点翻转的高可靠锁存器

1.本发明属于集成电路抗多节点翻转加固容错设计技术领域，具体涉及一种容双节点翻转的高可靠锁存器。


背景技术：

2.随着cmos 工艺的不断推进，晶体管的特征尺寸和工作电压都在不断减小，使得电路性能不断提高的同时，也使得电路更容易受到辐射环境的影响，电路中的时序单元(如锁存器和寄存器等)对单粒子效应(see)的敏感性愈发增强。其对于整体电路软错误率(ser)的贡献度已经与 sram 电路软错误率的贡献度相当。其原因在于器件间距离的缩小使得电荷分享效应愈发明显，导致单元电路中多个敏感节点同时收集高能粒子沉积的电荷，造成多节点翻转现象(multi node upset, mnu)。同时供电电压的不断降低，器件寄生电容的减小，使得电路发生单粒子翻转(seu)的临界电荷(qcrit)不断减小，这意味着时序单元发生 seu 的概率也在不断增加。传统的针对单节点翻转(single node upset, snu)效应的加固技术将不再有效。在现有的时序单元的加固设计中，如 dice 等经典的容单节点翻转(snu)的时序单元在纳米级工艺下其容错功能已大大降低。而与容多节点翻转(mnu)的时序单元相关的文献还相对有限，并且现有的该类锁存器或者寄存器存在着两大问题，分别是面积成本较大，以及功耗开销明显。例如利用经典的 c 单元或者dice 单元进行冗余设计的donut，delta-dice以及 dnurhl等加固锁存器，其造成的面积开销是标准寄存器的数倍甚至是数十倍。因此，一款可以克服电路参数开销过大的容双节点翻转锁存器显得尤为重要。


技术实现要素：

3.针对现有技术的不足，本发明的目的在于提供一种容双节点翻转的高可靠锁存器，其交叉耦合的施密特触发器( coupled schmitt trigger )结构与四个高阈值晶体管整合结构为核心，高阈值晶体管能减轻瞬态电压变化对相邻晶体管的影响，达到dnu 容错的目的，具有低成本高可靠的特性，能解决现有抗多节点翻转加固锁存器的面积和功耗过大问题。
4.本发明的技术方案具体介绍如下。
5.一种容双节点翻转的高可靠锁存器，其包括交叉耦合的施密特触发器与四个高阈值晶体管的整合结构、三个传输门与一个控制输入和输出的时钟门控反相器、一个用于产生时钟的反向信号的反相器；用于产生时钟反向信号的反相器，其信号输入端连接容双节点翻转的高可靠锁存器的时钟输入端clk，信号输出端输出反向的时钟信号clkb，用于控制三个传输门的导通，时钟门控反相器，其输入端口连接所述交叉耦合的施密特触发器与四个高阈值晶体管的整合结构的输出端口e，输出端口与容双节点翻转的高可靠锁存器的输出端口q连接；其中：交叉耦合的施密特触发器与四个高阈值晶体管的整合结构由八个pmos管和八个
noms管组成，八个pmos管分别为第一pmos管tp1、第二poms管tp2、第三poms管tp3、第四poms管tp4、第五poms管tp5、第六poms管tp6、第七poms管tp7、第八poms管tp8；八个nmos管分别为第一nmos管tn1、第二noms管tn2、第三noms管tn3、第四noms管tn4、第五noms管tn5、第六noms管tn6、第七noms管tn7、第八noms管tn8；tp6、tp8、tn5和tn7为高阈值晶体管，tp1、tp2、tp3、tp4、tp5、tp7、tn1、tn2、 tn3、tn4、tn6和tn8形成交叉耦合的施密特触发器；其中：tp1的栅极、tn1的栅极、tp3的漏极、tp4的源极和tp7的漏极连接在一起，连接点标记为节点d；tp2的栅极、tn2的栅极、tn3的漏极、tn4的源极和tn8的漏极连接在一起，连接点标记为节点f；tp3的栅极、tn3的栅极、tp1的漏极、tp2的源极和tp5的漏极连接在一起，连接点标记为节点a；tp4的栅极、tn4的栅极、tn1的漏极、tn2的源极和tn6的漏极连接在一起，连接点标记为节点c；tp2的漏极、tp6的漏极、tn1的源极、tn5的源极连接在一起，连接点标记为节点b； tp4的漏极、tp8的漏极、tn3的源极、tn7的源极连接在一起，连接点为所述交叉耦合的施密特触发器与四个高阈值晶体管的整合结构的输出端口，标记为节点e；tp5的栅极和tp6的源极连接在一起；tp7的栅极和tp8的源极连接在一起；tn5的漏极和tn6的栅极连接在一起；tn7的漏极和tn8的栅极连接在一起；tp1的源极、tp3的源极、tn6的源极、tn8的源极连接电源；tn2的漏极、tn4的漏极、tp5的漏极、tp7的漏极接地；所有pmos管的衬底均接电源，所有noms管的衬底均接地。
6.本发明中，三个传输门具有相同的时钟，分别为第一传输门tg1、第二传输门tg2和第三传输门tg3，tg1、tg2的信号输入端和tg3的信号输入端相连接，连接点作为所述锁存器的数据输入端in，第一传输门tg1的输出端连接a节点，第二传输门tg2的输出端连接c节点，分别作为其他结构的输入；第三传输门tg3的输出端连接锁存器的输出端口q。
7.本发明中，反相器由tp1和tn1组成，tp1的源极连接电源，漏极与tn1的漏极相连作为输出out， tp1的栅极与tn1的栅极相连作为输入in，tn1的源极接地。
8.本发明中，时钟门控反相器包括时钟门控反相器的输入端in、 tp1、tp2、tn1和tn2和时钟门控反相器输出端out；其中： tp1和tn1的栅极连接所述锁存器的时钟输入端clk； tp2和tn2的栅极连接时钟门控反相器的输入端in；tp1的源极连接电源，漏极连接tp2的源极；tp2的漏极连接tn1的源极，连接点为时钟门控反相器输出端out；tn1的漏极连接tn2的源极，tn2的漏极接地。
9.本发明中，在clk=0期间，三个传输门打开，时钟门控反相器关闭，整个容双节点翻转的高可靠锁存器处于透明状态，此时锁存器的输出端口q仅由传输门驱动，从锁存器输入端口in到输出端口q的延迟会大大减小，在clk=1阶段，三个传输门关闭，时钟门控反相器打开，整个锁存器处于保持阶段，也是可能发生错误翻转的阶段。
10.和现有技术相比，本发明的有益效果在于：本发明提供的容双节点翻转的高可靠锁存器，其电路中的交叉耦合的施密特触发器与四个高阈值晶体管的整合结构以施密特触发器( schmitt trigger , st )作为其结构的基本单元。施密特触发器的阈值电压在当输出从高电压翻转到低电压或者从低电压翻转到高电压时是不同的，而当施密特触发器的输入信号不大，输出信号便会稳定地保持原来的状态。同时，将该耦合结构中的普通阈值晶体管均替换为高阈值电压晶体管，增强施密
特触发器结构的可靠性，即使较大的电压扰动也不会影响8个堆叠晶体管的关闭或者开启状态，交叉耦合的施密特触发器结构可以相互错误校正。
11.本发明提供的高可靠锁存器，其电路引入的四个晶体管是常开的高阈值晶体管，用来减轻翻转节点对相邻敏感节点的影响。
12.本发明中的高可靠锁存器可以有效容忍结构中一个或两个节点翻转造成的影响，并且功耗和面积开销较低。
附图说明
13.图1为传统的施密特触发器图示。
14.图2为本发明容双节点翻转的高可靠锁存器图示。
15.图3为本发明电路结构中反相器的结构图示。
16.图4为本发明电路结构中传输门的结构图示。
17.图5为本发明电路结构中时钟门控反相器的结构图示。
具体实施方式
18.为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施方式仅仅用以解释本发明，并不用于限定本发明。
19.如图1所示，传统的施密特触发器由三个n型金属氧化物半导体（noms管）和三个p型金属氧化物半导体（pmos）管组成，分别为第一pmos管(tp1)、第二poms管(tp2)、第三poms管(tp3)和第一nmos管(tn1)、第二noms管(tn2)、第三noms管(tn3)。三个pmos晶体管负责生成低阈值开关电压，三个nmos晶体管负责生成高阈值开关电压。将第三poms管(tp3)和第三noms管(tn3)连接到输出端，可以在输入信号的幅值变化不大于开关门限电压时，提供反馈以消除输出端多余的噪声信号，保证当输入信号in的变化不大时，输出信号便会稳定地保持原来的状态。
20.图2为所发明的容双节点翻转的高可靠锁存器，其核心是一种交叉耦合的施密特触发器与四个高阈值晶体管的整合结构。此外，还有三个传输门与一个时钟门控反相器控制输入和输出，一个反相器用于产生时钟的反向信号。
21.如图3所示，反相器由一个pmos管和一个noms管组成，pmos管(tp1)的源极接vdd，漏极与nmos管(tn1)的漏极相连作为输出out，pmos管(tp1)的栅极与nmos管(tn1)的栅极相连作为输入in，nmos管(tn1)的源极接地（gnd）。反相器连接锁存器的时钟信号输入端clk，输出时钟信号的反向信号clkb，用于控制传输门的导通。
22.如图4所示，三个传输门具有相同的时钟，分别为第一传输门(tg1)、第二传输门(tg2)、第三传输门(tg3)，其信号输入端均为所述锁存器的数据输入端in，第一传输门(tg1)的输出端连接a节点，第二传输门(tg2)的输出端连接c节点，分别作为其他结构的输入；第三传输门(tg3)的输出端连接锁存器的输出端口q。
23.如图5所示，时钟门控反相器由两个pmos管和两个nmos管组成，分别为第一pmos管(tp1)、第二poms管(tp2)、第一nmos管(tn1)和第二noms管(tn2)；其中第一pmos管(tp1)和第一nmos管(tn1)的栅极连接锁存器的时钟输入端clk；第二poms管(tp2)和第二noms管
(tn2)的栅极连接时钟门控反相器的输入端in；第一pmos管(tp1)的源极接电源（vdd），漏极连接第二poms管(tp2)的源极；第二poms管(tp2)的漏极连接第一nmos管(tn1)的源极，连接点为时钟门控反相器输出端out；第一nmos管(tn1)的漏极连接第二noms管(tn2)的源极，第二noms管(tn2)的漏极连接地。时钟门控反相器的输入端口连接交叉耦合的施密特触发器与四个高阈值晶体管的整合结构的输出端口e，输出端口与锁存器的输出端口连接。在clk=0期间，三个传输门打开，时钟门控反相器关闭，整个锁存器处于透明(transparent)状态，此时锁存器的输出端口q仅由传输门驱动，从锁存器的输入端口in到输出端口q的延迟会大大减小。在clk=1阶段，三个传输门关闭，时钟门控反相器打开，整个锁存器处于保持(hold)阶段，也是可能发生错误翻转的阶段。
24.交叉耦合的施密特触发器与四个高阈值晶体管的整合结构由八个pmos管和八个noms管组成，其中八个pmos管分别为第一pmos管(tp1)、第二poms管(tp2)、第三poms管(tp3)、第四poms管(tp4)、第五poms管(tp5)、第六poms管(tp6)、第七poms管(tp7)、第八poms管(tp8)；八个nmos管分别为第一nmos管(tn1)、第二noms管(tn2)、第三noms管(tn3)、第四noms管(tn4)、第五noms管(tn5)、第六noms管(tn6)、第七noms管(tn7)、第八noms管(tn8)。
25.其中，第一pmos管(tp1)的栅极、第一nmos管(tn1)的栅极、第三poms管(tp3)的漏极、第四poms管(tp4)的源极和第七poms管(tp7)的漏极连接在一起，连接点标记为节点d；第二pmos管(tp2)的栅极、第二nmos管(tn2)的栅极、第三noms管(tn3)的漏极、第四nmos管(tn4)的源极和第八noms管(tn8)的漏极连接在一起，连接点标记为节点f；第三pmos管(tp3)的栅极、第三nmos管(tn3)的栅极、第一poms管(tp1)的漏极、第二poms管(tp2)的源极和第五poms管(tp5)的漏极连接在一起，连接点标记为节点a；第四pmos管(tp4)的栅极、第四nmos管(tn4)的栅极、第一noms管(tn1)的漏极、第二noms管(tn2)的源极和第六noms管(tn6)的漏极连接在一起，连接点标记为节点c。
26.第二pmos管(tp2)的漏极、第六pmos管(tp6)的漏极、第一noms管(tn1)的源极、第五noms管(tn5)的源极连接在一起，连接点标记为节点c；第四pmos管(tp4)的漏极、第八pmos管(tp8)的漏极、第三noms管(tn3)的源极、第七noms管(tn7)的源极连接在一起，连接点标记为节点e。
27.此外，第五pmos管(tp5)的栅极和第六pmos管(tp6)的源极连接在一起；第七pmos管(tp7)的栅极和第八pmos管(tp8)的源极连接在一起；第五nmos管(tn5)的漏极和第六nmos管(tn6)的栅极连接在一起；第七nmos管(tn7)的漏极和第八nmos管(tn8)的栅极连接在一起。第一pmos管(tp1)的源极、第三pmos管(tp3)的源极、第六noms管(tn6)的源极、第八noms管(tn8)的源极连接电源；第二nmos管(tn2)的漏极、第四nmos管(tn4)的漏极、第五pmos管(tp5)的漏极、第七pmos管(tp7)的漏极接地。所有pmos管的衬底均接电源，所有noms管的衬底均接地。
28.下面首先对本实例所提供的容双节点翻转的高可靠锁存器在未发生任何节点翻转时的工作原理进行说明，具体的工作原理如下：在 clk=0 期间，三个传输门打开，时钟门控反相器关闭，整个锁存器处于透明状态。由于此时输出 q 仅由传输门驱动，因此从输入 in 到输出 q 的延迟会大大减少。在 clk=1阶段，三个传输门关闭，时钟门控反相器打开，整个锁存器处于保持阶段，这也是发生
错误翻转的关键阶段。
29.接下来讨论本实施例提供的锁存器工作在锁存模式下的容错机制：为了阐明锁存器在保持阶段的容错机制，以输入 in=1 的情况为例进行说明。tp3 和 tp4 晶体管关闭，而 tn3 和 tn4 在输入信号从传输门直接传输到节点 a 和节点 c 后开启。因此，e 和 f 节点处于低电压电平。此外，由于 tp7 和 tp8 晶体管的协同反馈效应，d 节点也处于低电压电平。不难推断，由于耦合结构的存在，a、b、c 节点将处于高电压电平。相应地，tp1 和 tp2 晶体管导通，tn1 和 tn2 截止。那么，从不同晶体管的工作状态来看，当 in=1 时，b、c、d、e 四个节点是关键的敏感节点，若收集足够的电荷将导致翻转错误。也就是说，snu 有四种情况。而对于 dnu 来说，由于节点对的物理布局间距较大，只会出现《b,c》和《d,e》两种情况。
30.接下来将分析单节点翻转snu和双节点翻转 dnu 的容错机制。
31.1) 《b, c》 双节点同时从高电压翻转到低电压。节点 c 从高电压翻转到低电压，导致 tp4 开启，tn4 关闭。此时不影响 d、e、f 状态，它们将维持低电压电平。 d 节点的稳定状态意味着 tp1 保持开启。同时，节点 b 的翻转导致tp5 的开启。如果此时没有常开晶体管 tp6，那么节点 b 的电压将直接传输到tp5的栅极端，使tp5工作在线性区，这意味着节点a将被直接强制拉到gnd，因此，tp3 将导通，锁存器的输出状态将相应翻转。然而，由于常通晶体管tp6 的存在，tp5 的栅极端电压略高于 gnd，使得 tp5 处于饱和工作区。由 tp5、tp1 和 tp1、tp2 形成的 p 堆叠结构使节点 a 进入弱“1”状态。 tp3保持关闭，因此节点 d、e 和 f 保持不变。这种包含高阈值晶体管的 p 堆叠结构是容 dnu 的关键设计。
32.2) 《d, e》 双节点同时从低电压翻转到高电压。类似于 case 1 的容错原理，节点 e 的翻转不会改变节点 a、b、c 的状态。另外，当节点 e 翻转时，由于n-stacked 结构的存在，节点 f 是在弱“0”状态下，这意味着 tp2 保持关闭，输出将保持不变。
33.3) 《c》 单节点从高电压翻转到低电压。tp4 开启，但节点 d、e、f 将保持不变，这意味着 tn1 关闭，因此节点 c 的翻转不会影响节点 a 和 b 的状态。反馈到右半部分的锁存器，节点 d、e、f 和输出保持原状态。
34.4) 《b》 单节点从高电压翻转到低电压。tp5开启，但如前文分析，由于p-stacked结构的作用，节点 a 处于弱“1”状态，导致 tp3 保持“off”，输出不变。
35.5) 《d》 单节点从低电压翻转到高电压。 tn1 将打开，tp1 将关闭。同时，此时节点 a、b、c 将保持低电压状态。因此，tp4 将保持“关闭”状态，导致节点 d 的翻转不会影响节点 e 和 f。即输出 q 将保持其原始状态。
36.6) 《e》 单节点从低电压翻转到高电压。与情况 4 类似，tn8 将被打开。由于包含 tn3、tn4、tn7 和 tn8 的 n-stacked 结构的作用，节点 f 将保持弱“0”状态。因此，tn2 将保持“关闭”状态。左边的三个敏感节点将保持其原始状态。反馈到锁存器的右半部分，输出也保持原来的状态。
37.上述容错机制是在锁存值为“1”的情况下。对于锁存“0”的情况，由于这种结构的对称特性，敏感节点会变成四个节点 a、b、e、f。同理，snu 也有四种情况，分别是《a》 、《b》、《e》和《f》。对于 dnu，有两种情况，《a, b》 和《e, f》。其容错机制与保持“1”相同，只是 p 堆叠结构由 tp3、tp4、tp7、tp8构成，n 堆叠结构由 tn1、tn2、tn5、tn6 构成。
38.综上所述，本发明提供了一种能够容忍双节点翻转的锁存器电路设计方案，由此
提高了锁存器电路的可靠性。经过分析验证，该锁存器不但能够容忍双节点翻转，而且也能够容忍单节点翻转。另一方面，由于使用了较少数目的晶体管和时钟门控技术，降低了锁存器的面积开销和功耗开销。该发明适用于高可靠性的集成电路与系统，可广泛应用于航天航空等对锁存器可靠性和开销要求较高的需求领域。
39.以上实例只为说明本发明的技术构思及特点，其目的在于更清楚地阐述本发明的目的、技术方案及优点，并不用于限制本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

技术特征：
1.一种容双节点翻转的高可靠锁存器，其特征在于，其包括交叉耦合的施密特触发器与四个高阈值晶体管的整合结构、三个传输门、一个时钟门控反相器和一个反相器；反相器的信号输入端连接容双节点翻转的高可靠锁存器的时钟输入端clk，信号输出端输出反向的时钟信号clkb，用于控制三个传输门的导通，时钟门控反相器，其输入端口连接交叉耦合的施密特触发器与四个高阈值晶体管的整合结构的输出端口e，输出端口与容双节点翻转的高可靠锁存器的输出端口q连接；其中：交叉耦合的施密特触发器与四个高阈值晶体管的整合结构由八个pmos管和八个noms管组成，八个pmos管分别为第一pmos管tp1、第二poms管tp2、第三poms管tp3、第四poms管tp4、第五poms管tp5、第六poms管tp6、第七poms管tp7、第八poms管tp8；八个nmos管分别为第一nmos管tn1、第二noms管tn2、第三noms管tn3、第四noms管tn4、第五noms管tn5、第六noms管tn6、第七noms管tn7、第八noms管tn8；tp6、tp8、tn5和tn7为高阈值晶体管，tp1、tp2、tp3、tp4、tp5、tp7、tn1、tn2、tn3、tn4、tn6和tn8形成交叉耦合的施密特触发器；其中：tp1的栅极、tn1的栅极、tp3的漏极、tp4的源极和tp7的漏极连接在一起，连接点标记为节点d；tp2的栅极、tn2的栅极、tn3的漏极、tn4的源极和tn8的漏极连接在一起，连接点标记为节点f；tp3的栅极、tn3的栅极、tp1的漏极、tp2的源极和tp5的漏极连接在一起，连接点标记为节点a；tp4的栅极、tn4的栅极、tn1的漏极、tn2的源极和tn6的漏极连接在一起，连接点标记为节点c；tp2的漏极、tp6的漏极、tn1的源极、tn5的源极连接在一起，连接点标记为节点b； tp4的漏极、tp8的漏极、tn3的源极、tn7的源极连接在一起，连接点为交叉耦合的施密特触发器与四个高阈值晶体管的整合结构的输出端口，标记为节点e；tp5的栅极和tp6的源极连接在一起；tp7的栅极和tp8的源极连接在一起；tn5的漏极和tn6的栅极连接在一起；tn7的漏极和tn8的栅极连接在一起；tp1的源极、tp3的源极、tn6的源极、tn8的源极连接电源；tn2的漏极、tn4的漏极、tp5的漏极、tp7的漏极接地；所有pmos管的衬底均接电源，所有noms管的衬底均接地。2.如权利要求1所述的容双节点翻转的高可靠锁存器，其特征在于，三个传输门具有相同的时钟，分别为第一传输门tg1、第二传输门tg2和第三传输门tg3，tg1、tg2的信号输入端和tg3的信号输入端相连接，连接点作为容双节点翻转的高可靠锁存器的数据输入端in，第一传输门tg1的输出端连接a节点，第二传输门tg2的输出端连接c节点，分别作为交叉耦合的施密特触发器与四个高阈值晶体管的整合结构的输入；第三传输门tg3的输出端连接锁存器的输出端口q。3.如权利要求1所述的容双节点翻转的高可靠锁存器，其特征在于，反相器由tp1和tn1组成，tp1的源极连接电源，漏极与tn1的漏极相连作为输出out， tp1的栅极与tn1的栅极相连作为输入in，tn1的源极接地。4.如权利要求1所述的容双节点翻转的高可靠锁存器，其特征在于，时钟门控反相器包括时钟门控反相器的输入端in、 tp1、tp2、tn1和tn2和时钟门控反相器输出端out；其中： tp1和tn1的栅极连接锁存器的时钟输入端clk； tp2和tn2的栅极连接时钟门控反相器的输入端in；tp1的源极连接电源，漏极连接tp2的源极； tp2的漏极连接tn1的源极，连接点为时钟门控反相器输出端out； tn1的漏极连接tn2的源极， tn2的漏极接地。5.如权利要求1所述的容双节点翻转的高可靠锁存器，其特征在于，在clk=0期间，三
个传输门打开，时钟门控反相器关闭，整个容双节点翻转的高可靠锁存器处于透明状态，此时锁存器的输出端口q仅由传输门驱动，从锁存器的输入端口in到输出端口q的延迟会大大减小，在clk=1阶段，三个传输门关闭，时钟门控反相器打开，整个锁存器处于保持阶段，也是可能发生错误翻转的阶段。

技术总结
本发明属于半导体和集成电路技术领域，具体为一种容双节点翻转的高可靠锁存器；其具有低成本高可靠的特性，核心是一种交叉耦合的施密特触发器结构，在其上额外整合了四个高阈值晶体管，以减轻瞬态电压变化对相邻晶体管的影响，达到DNU容错的目的，可广泛应用于对可靠性要求较高的各个领域。本发明相较于现有技术的优点在于：通过交叉耦合的施密特触发器及四个高阈值晶体管，不但能够实现对双节点翻转的有效容忍，而且能够实现对单节点翻转的有效容忍，并且其功耗延迟积低。并且其功耗延迟积低。并且其功耗延迟积低。


技术研发人员：李炎 褚少航 程旭 韩军 曾晓洋
受保护的技术使用者：复旦大学
技术研发日：2022.07.23
技术公布日：2022/11/1