高频传输线的端接
1.优先权要求
2.本技术要求于2021年3月10日在美国专利局提交的美国非临时专利申请序列号17/197335和2020年3月18日在美国专利局提交的美国临时专利申请序列号62/991437的优先权和权益，这些申请的全部内容通过引用并入本文，就好像在下文中完整阐述并且用于所有适用目的一样。
技术领域
3.本公开总体上涉及高速数据链路，并且更具体地，涉及端接高频传输线。
背景技术：4.移动通信设备可以包括各种组件，包括电路板、集成电路(ic)设备和/或片上系统(soc)设备。组件可以包括处理设备、用户接口组件、存储装置以及通过共享数据通信总线进行通信的其它外围组件，该共享的数据通信总线可以包括多点串行总线或并行总线。
5.业界已知的通用串行接口包括集成电路间(i2c或i2c)串行接口及其衍生方案和备选方案。i2c接口可以提供以每秒千比特(kbps)为单位测量的带宽。多媒体标准(诸如由移动工业处理器接口(mipi)联盟定义的标准和规范)包括显示系统接口(dsi)和digrf，并且由电子工业联盟(eia)和/或消费电子协会(cea)定义的标准包括高清多媒体接口(hdmi)，并且由视频电子标准协会(vesa)定义的标准包括displayport。
6.mipi联盟定义了用于改进的集成电路间(i3c)串行接口、射频前端(rffe)接口、系统功率管理接口(spmi)和其他接口(包括c-phy，d-phy、m-phy接口)的标准。例如，这些接口标准可以用于连接处理器、传感器和其他外围设备。在一些配置中，多个总线主设备耦合到串行总线，使得两个或两个以上设备可以充当在串行总线上传送的不同类型的消息的总线主设备。rffe接口标准定义了可以用于控制各种射频(rf)前端设备的通信协议，射频(rf)前端设备包括功率放大器(pa)、低噪声放大器(lna)、天线调谐器、滤波器、传感器、功率管理设备、开关等。这些设备可以并置在单个ic设备中或位于多个ic设备中。在移动通信设备中，多个天线和无线电收发器可以支持多个并发rf链路。spmi协议定义了可以在基带或应用处理器与外围组件之间实现的硬件接口。在一些示例中，实施spmi协议来支持设备内的功率管理操作。
7.需要改进的物理接口来支持更高速、更复杂的应用的实现，这驱动了对多点串行总线的不断增加的性能的需求。
技术实现要素：8.本公开的某些方面涉及可以用于端接传输线的系统、装置、方法和技术。公开了可以减少阻抗失配、最小化由反射引起的干扰并且改进发射器和接收器性能的端接。
9.在本公开的各个方面中，一种装置包括第一电阻器和第二电阻器，第一电阻器具有耦合到第一传输线的端部的第一端子，并且具有耦合到第一输入/输出垫的第二端子，第
二电阻器具有耦合到第一输入/输出垫的第一端子。可以选择第一电阻器和第二电阻器以提供与第一传输线的特征阻抗的标称值相匹配的组合电阻。
10.在一个方面，装置包括接收电路，接收电路具有耦合到第一输入/输出垫的输入。第二电阻器的第二端子可以耦合到电路接地或共模电压水平。在一个方面，装置包括线路驱动电路，线路驱动电路具有耦合到第二电阻器的第二端子的输出。
11.在一个方面，第二电阻器和第一输入/输出垫被提供在ic设备上，并且第一电阻器和第一传输线的端部位于集成电路设备外部。
12.在某些方面，第一电阻器和第二电阻器形成分压器，第一输入/输出垫在分压器的输出处。在第一输入/输出垫处接收的信号是在第一传输线的端部处接收的信号的衰减表示。来自第一输入/输出垫的、传导到第一传输线的端部的反射可以被第一电阻器衰减。连续时间线性均衡器可以耦合到第一输入/输出垫。第一电阻器和第二电阻器可以被配置为频率响应线性化端接电路。
13.在某些方面，装置包括第三电阻器，第三电阻器具有耦合到第二传输线的端部的第一端子，并且具有耦合到第二输入/输出垫的第二端子。装置可以包括第四电阻器，第四电阻器具有耦合到第二输入/输出垫的第一端子，并且具有耦合到第二电阻器的第二端子的第二端子。第三电阻器和第四电阻器可以提供与第二传输线的特征阻抗的标称值相匹配的组合电阻。第一输入/输出垫和第二输入/输出垫可以耦合到接收器电路的差分输入。第一输入/输出垫和第二输入/输出垫可以通过对应的电阻器耦合到驱动电路的差分输出。
14.在本公开的各个方面，一种系统具有包括第一传输线的数据通信链路、通过第一端接电路耦合到数据通信链路的第一端部的第一集成电路设备，以及通过第二端接电路耦合到数据通信链路的第二端部的第二集成电路设备。第一端接电路可以包括第一电阻器，第一电阻器具有耦合到第一传输线的第一端部的第一端子，并且具有耦合到第一输入/输出垫的第二端子。第一端接电路可以包括具有耦合到第一输入/输出垫的第一端子的第二电阻器，并且可以包括具有耦合到第一输入/输出垫的第一输入的接收电路。第二电阻器的第二端子被耦合到电路接地或共模电压水平。第一电阻器和第二电阻器可以提供与第一传输线的特征阻抗的标称值相匹配的组合电阻。
15.在本公开的各个方面，一种端接传输线的方法包括：将第一电阻器的第一端子耦合到第一传输线的端部，以及将第一电阻器的第二端子耦合到第一输入/输出垫。第二电阻器的第一端子可以耦合到第一输入/输出垫。第一电阻器和第二电阻器可以提供与第一传输线的特征阻抗的标称值相匹配的组合电阻。
附图说明
16.图1图示了在ic设备之间采用数据链路的装置，该装置根据多个可用标准中的一个标准选择性地进行操作。
17.图2图示了针对在ic设备之间采用数据链路的装置的系统架构。
18.图3图示了根据本文公开的某些方面的可以耦合到一个或多个链路、通路(lane)或总线的设备的示例。
19.图4图示了一种配置，其中高速数据总线和低速串行控制总线以可以根据本文公开的某些方面适配的方式被部署在片上系统(soc)和相机之间。
20.图5图示了根据本文公开的某些方面的用于实现高速数据总线的c-phy接口。
21.图6图示了串行接口中的驱动器和接收器的配置的某些方面。
22.图7图示了可以使用包括源和负载的物理层实现的通信链路。
23.图8图示了阻抗失配对串行通信链路的通道中的信令的影响。
24.图9图示了多次反射对通过具有失配终端的有损通道传送的信号的影响。
25.图10图示了高频串行接口中的电感性终端的示例。
26.图11图示了可以根据本文公开的某些方面适配的两线差分链路和三线差分链路。
27.图12图示了已经根据本公开的某些方面适配的通信链路的示例。
28.图13包括根据本公开的某些方面配置的端接电路的示例。
29.图14包括说明当根据本公开的某些方面配置端接电路时的电压反射系数的表格。
30.图15图示了根据本公开的某些方面适配的两线差分链路和三线差分链路。
31.图16图示了采用可以根据本文公开的某些方面适配的处理电路的装置的一个示例。
32.图17是图示本文公开的某些方面的流程图。
33.图18图示了针对根据本文公开的某些方面适配的装置的硬件实施方式的示例。
具体实施方式
34.下面结合附图阐述的详细描述旨在作为对各种配置的描述，并且不旨在表示可以实践本文描述的概念的唯一配置。为了提供对各种概念的透彻理解，详细描述包括特定细节。然而，对于本领域技术人员而言明显的是，可以在没有这些具体细节的情况下实践这些概念。在一些情况下，以框图形式示出了公知的结构和部件，以避免模糊这些概念。
35.现在将参考各种装置和方法来呈现本发明的几个方面。这些装置和方法将在下面的详细描述中进行描述，并且在附图中通过各种框、模块、组件、电路、步骤、过程、算法等(统称为“元素”)进行说明。可以使用电子硬件、计算机软件或其任意组合来实现这些元素。这些元素被实现为硬件还是软件取决于特定的应用和施加在整个系统上的设计约束。
36.采用串行数据链路的装置的示例
37.根据某些方面，串行数据链路可以被用来互连作为装置的子组件的电子设备，装置诸如蜂窝电话、智能电话、会话发起协议(sip)电话、膝上型计算机、笔记本计算机、上网笔记本计算机、智能笔记本计算机、个人数字助理(pda)、卫星广播、全球定位系统(gps)设备、智能家居设备、智能照明、多媒体设备、视频设备、数字音频播放器(例如，mp3播放器)、相机、游戏机、娱乐设备、交通工具组件、可穿戴计算设备(例如，智能手表、健康或健身跟踪器、眼镜等)、家电、传感器、安全设备、自动售货机、智能仪表、无人机、多功能直升机或任何其它类似的功能设备。
38.图1图示了可以采用数据通信总线的装置100的示例。装置100可以包括处理电路102，处理电路102具有多个电路或设备104、106和/或108，多个电路或设备104、106和/或108可以被实现在一个或多个asic设备或片上系统(soc)中。在一个示例中，装置100可以被配置为用作通信设备，并且处理电路102可以包括：被提供在asic 104中的处理设备；一个或多个外围设备106；以及收发器108，收发器108使得装置能够通过天线124与无线电接入网、核心接入网、因特网和/或另一个网络通信。
39.asic 104可以具有一个或多个处理器112、一个或多个调制解调器110、板载存储器114、总线接口电路116和/或其他逻辑电路或功能。处理电路102可以由操作系统控制，操作系统提供应用编程接口(api)层，该应用编程接口层使得一个或多个处理器112能够执行驻存在板载存储器114中或提供在处理电路102上的其他处理器可读存储装置122中的软件模块。软件模块可以包括存储在板载存储器114中或处理器可读存储装置122中的指令和数据。asic 104可以访问其板载存储器114、处理器可读存储装置122，和/或处理电路102外部的存储装置。板载存储器114、处理器可读存储装置122可以包括只读存储器(rom)或随机存取存储器(ram)、电可擦除可编程rom(eeprom)、闪存卡，或可以在处理系统和计算平台中使用的任何存储器设备。处理电路102可以包括、实现或访问本地数据库或其他参数存储装置，本地数据库或其他参数存储可以维持被用来配置和操作装置100和/或处理电路102的操作参数和其他信息。可以使用寄存器、数据库模块、闪存、磁性介质、eeprom、软盘或硬盘等实现本地数据库。处理电路102还可以可操作地耦合到外部设备(诸如天线124、显示器126、操作者控件(诸如开关或按钮128、130和/或集成的或外部的键盘132)，以及其他组件。用户接口模块可以被配置为通过专用通信链路或通过一个或多个串行数据互连，利用显示器126、外部键盘132等操作。
40.处理电路102可以包括或耦合到一个或多个总线118a、118b、120，总线使得某些设备104、106和/或108能够交换消息和其他信息。在一个示例中，asic 104可以具有总线接口电路116，总线接口电路116包括电路、计数器、定时器、控制逻辑和其他可配置电路或模块的组合。在一个示例中，总线接口电路116可以被配置为根据通信规范或协议进行操作。处理电路102可以包括或控制功率管理功能，该功率管理功能配置和管理装置100的操作。
41.图2图示了装置200的某些方面，装置200包括耦合到串行总线220的多个设备202和222
0-222n。设备202和222
0-222n可以在一个或多个半导体ic设备(诸如应用处理器、soc或asic)中进行实现。在各种实施方式中，设备202和222
0-222n可以包括、支持或操作为调制解调器、信号处理设备、显示驱动器、相机、用户接口、传感器、传感器控制器、媒体播放器、收发器、rffe设备和/或其他这种组件或设备。在一些示例中，从设备222
0-222n中的一个或多个从设备可以用于控制、管理或监测传感器设备。由总线主设备202控制设备202与222
0-222n之间的在串行总线220上的通信。某些类型的总线可以支持多个总线主设备202。
42.在一个示例中，主设备202可以包括接口控制器204，接口控制器204管理对串行总线的访问，配置用于从设备222
0-222n的动态地址和/或使在串行总线220的时钟线218上传送时钟信号228。主设备202可以包括配置寄存器206或其他存储装置224，并且可以包括被配置为处理协议和/或更高级别功能的其他控制逻辑212。控制逻辑212可以包括处理电路，诸如状态机、定序器、信号处理器或通用处理器。主设备202包括收发器210以及线路驱动器/接收器214a和214b。收发器210可以包括接收器、发射器和公共电路，其中公共电路可以包括定时、逻辑和存储电路和/或设备。在一个示例中，发射器基于在由时钟生成电路208提供的时钟信号228中的定时来编码和传送数据。其他定时时钟226也可以由控制逻辑212和其他功能、电路或模块使用。
43.至少一个设备222
0-222n可以被配置为作为串行总线220上的从设备操作，并且可以包括支持显示器的电路和模块、图像传感器和/或控制并且与测量环境状况的一个或多个传感器通信的电路和模块。在一个示例中，被配置作为从设备操作的从设备2220可以提
供控制功能、模块或电路232，该控制功能、模块或电路232包括支持显示器的电路和模块、图像传感器和/或控制并且与测量环境状况的一个或多个传感器通信的电路和模块。从设备2220可以包括配置寄存器234或其他存储装置236、控制逻辑242、收发器240和线路驱动器/接收器244a和244b。控制逻辑242可以包括诸如状态机、定序器、信号处理器或通用处理器的处理电路。收发器210可以包括接收器、发射器和公共电路，其中公共电路可以包括定时、逻辑和存储电路和/或设备。在一个示例中，发射器基于由时钟生成和/或恢复电路246提供的时钟信号248中的定时来编码和传送数据。时钟信号248可以从来自时钟线218接收的信号导出。其他定时时钟信号238可以由控制逻辑242和其他功能、电路或模块使用。
44.串行总线220可以根据i2c、i3c、rffe、spmi、c-phy、d-phy协议或其他适当的协议来进行操作。至少一个设备202、222
0-222n可以被配置为选择性地作为串行总线220上的主设备或从设备操作。两个或两个以上设备202、222
0-222n可以可配置以作为串行总线220上的主设备操作。
45.在一个示例中，串行总线220可以根据i3c协议来进行操作。使用i3c协议通信的设备可以与使用i2c协议通信的设备共存于相同的串行总线220上。i3c协议可以支持不同的通信模式，包括与i2c协议兼容的单数据速率(sdr)模式。高数据速率(hdr)模式可以提供6兆比特每秒(mbps)和16mbps之间的数据传输速率，并且一些hdr模式可以提供更高的数据传输速率。i2c协议可以符合事实上的i2c标准，i2c标准提供范围可以在每秒100千比特(kbps)和3.2mbps之间的数据速率。除了数据格式和总线控制方面之外，i2c协议和i3c协议可以定义在两线串行总线220上传送的信号的电气方面和时序方面。在一些方面，i2c协议和i3c协议可以定义影响与串行总线220相关联的某些信号电平的直流(dc)特性，和/或可以定义影响在串行总线220上传送的信号的某些时序方面的交流(ac)特性。在一些示例中，两线串行总线220在数据线216上传送数据，并且在时钟线218上传送时钟信号。在一些情况下，数据可以被编码在信令状态中，或者在数据线216和时钟线218的信令状态中转换。
46.图3图示了适于连接到串行总线302的一个或多个链路或通路的设备300的示例。设备300可以被实现为处理电路和/或asic或soc。应用处理器304可以用作数据源和/或数据接收器。应用处理器304可以包括或耦合到协议控制器306，协议控制器306被配置为根据期望的或选择的通信协议来格式化数据和命令。在一个示例中，协议控制器306可以被配置为生成根据期望的或选择的通信协议格式化的数据报。协议控制器306可以包括或使用微处理器、微控制器、定序器、状态机或一些其他处理设备来实现。在某些示例中，协议控制器306可以被配置为将数据编码在要根据i3c、d-phy、m-phy、c-phy、rffe、spmi或其他协议被发送的消息中。
47.在一些实施方式中，协议控制器306包括编码器/解码器308或与编码器/解码器308协作，编码器/解码器308接收使用应用处理器304生成的数据，并且对该数据进行编码以在串行总线302上进行传输。编码器/解码器308可以接收来自串行总线302的数据，并且可以提供经解码的信息以递送到应用处理器304。根据对串行总线302定义的信令规范，串行器/解串器电路(例如，serdes电路310)和媒体访问电路312将数据转换为比特流以进行传输。serdes电路310和媒体访问电路312将来自从串行总线302接收的信号的比特流转换为可以被解码和提供以由应用处理器304处理的数据。媒体访问电路312可以包括收发器、时钟发生器、时钟恢复电路、锁相环(pll)电路等。
48.图4图示了系统400的示例，系统400包括用于将应用处理器402与图像传感器412、相机或其他成像设备耦合的通信链路。在一个示例中，该系统可以被实施在soc中。在一个示例中，系统可以被配置为mipi相机串行接口2(csi-2)420。图像传感器412可以产生大量的像素数据和表示由图像传感器捕获的图像的其他数据。当图像传感器412捕捉单个图像或帧时，数据可以由图像传感器412以突发的方式进行传送，和/或当图像传感器412在视频模式或多图像模式下操作时，数据可以以连续流的方式进行传送。在某些实施方式中，提供单向高速图像数据链路422以将图像数据从图像传感器412传输到应用处理器402。应用处理器402可以包括总线接口电路(d-phy或c-phyrx 404)，总线接口电路被配置为接收来自图像数据链路422的数据。图像传感器412中的总线接口电路(d-phy或c-phy tx 414)可以使得图像传感器412能够在图像数据链路422上通信。
49.可以提供低速双向控制数据总线424，来支持命令和控制信息在应用处理器402和图像传感器412之间的通信。应用处理器402中的控制数据总线接口406可以传送命令，并且接收对命令的响应，当图像传感器412活动时，该响应相当于传送的图像数据的一部分。控制数据总线接口406可以与图像传感器412交换其他类型的信息。图像传感器412中的控制数据总线接口416可以接收命令，并且传送对命令的响应，并且可以与应用处理器402交换其他类型的信息。
50.图像传感器412可以包括可以由应用处理器402配置的控制器。控制器可以控制图像传感器412的操作的某些方面。控制数据总线424可以将其他外围设备耦合到应用处理器402和/或图像传感器412的控制器。管理高速图像数据链路422和控制数据总线424的协议和规范可以由mipi联盟、由另一个标准主体或由系统设计者定义。出于本公开的目的，将使用基于由mipi联盟定义的csi-2标准的架构作为示例。
51.图5图示了可以根据由mipi联盟定义的规范或协议操作的c-phy接口500。c-phy物理层接口技术使用三相极性编码。所图示的c-phy接口500使用三线链路520来进行实现。在发射器处，物理层驱动器506可以各自驱动三线链路520的线。数据被编码在在三线链路520上传送的符号的序列中，其中每个符号定义三线链路520的、针对一个符号间隔的信令状态。在每个符号间隔中，三线链路520中的一条导线未被驱动，并且三线链路520中的其他两条导线利用相反的极性被驱动。c-phy接口500可以提供高速数据传输，并且可以消耗其他接口的功率的一半或更少，这是因为在每个符号间隔中少于3个驱动器活动。
52.在所图示的c-phy接口500中，三线链路520的每条导线可以未被驱动、被驱动为正或被驱动为负。未被驱动的信号线可以处于高阻抗状态。未被驱动的信号线可以被驱动或被拉至位于驱动信号线上提供的正电压电平和负电压电平之间的大致一半的电压电平。未被驱动的信号线可能没有电流流过。信令状态可以被表示为{+1，-1，0}，并且线路驱动器506可以适于提供三个信令状态中的每个信令状态。在一个示例中，驱动器506可以包括单元级电流模式驱动器。在另一个示例中，驱动器506可以在三线链路520中的两条导线上传送的两个信号上驱动相反极性的电压，而第三条导线处于高阻抗和/或被拉至地。对于每个符号间隔，至少一个信号处于未驱动(0)状态，而被驱动为正(+1状态)的信号的数目等于被驱动为负(-1状态)的信号的数目，使得流向接收器的电流之和为零。对于每个符号，至少一被信号线的状态根据在先前传输间隔中传送的符号改变。
53.c-phy接口500可以在三线链路520上对每个转换的多个位进行编码。在一个示例
中，映射器/串行器502可以将16位数据508映射到七个3位符号的集合，该七个3位符号的集合在原始符号510的串行化3位序列中被提供给符号编码器504。符号编码器504提供与传送符号相对应的控制信号的序列512，传送符号为七个符号间隔中的每个符号间隔确定三线链路520的信令状态。符号编码器基于紧接在前的传送符号和当前原始符号510选择每个传送符号。符号编码器504操作使得对于每个符号间隔，三线链路520中的至少一条导线(a线、b线、c线)的信令状态相对于紧接在前的符号间隔中的信令状态改变。
54.三线、3相编码的使用允许在多个符号中编码多个比特，其中每个符号的比特不是整数。在三线、三相系统的示例中，存在两条导线(可以被同时驱动)的3种可用组合，以及在任何一对被同时驱动的导线上存在2种可能的极性组合，这产生6种可能的状态。由于每次转换从当前状态到不同状态出现，因此6种状态中的5种状态在每次转换时可用，使得至少一条导线的信号状态在每次转换时改变。在5个状态的情况下，每个符号可以编码因此，映射器可以接受16位字并且将其转换为7个符号，这是因为每个符号携带2.32比特的7个符号可以编码16.24位。换句话说，编码5个状态的7个符号的组合具有57(78125)种排列。因此，7个符号可以用于对16位的2
16
(65536)种排列进行编码。
55.在接收器处，比较器526的集合和符号解码器524被配置为提供三线链路520中的每条导线的状态的数字表示。比较器526中的每个比较器将三线链路520中的两条导线的信令状态进行比较，以产生差分信号532的集合，包括ab差分信号、bc差分信号和ca差分信号。符号解码器524可以包括时钟和数据恢复(cdr)电路534，时钟和数据恢复(cdr)电路534使用在连续符号间隔之间的三线链路520的状态中检测到的转换来生成时钟信号，其中时钟信号用于捕获表示三线链路520的信令状态的符号值。解串器/解映射器522接收7个符号的集合530，7个符号的集合530被解映射以获得16位的输出数据528。
56.图6图示了可以用于驱动串行总线和从串行总线接收信号的驱动器、接收器和/或收发器的不同配置。配置中的某些配置可以用于支持通用串行通信，或者可以根据i3c、d-phy、m-phy、c-phy、rffe、spmi或其他协议进行操作。
57.差分信令通常涉及使用在可以被称为差分对的导线对610a、610b或610c上被发送的两个互补信号来电气地传送信息。通过消除影响差分对中两条导线的共模干扰的影响，差分对的使用可以显著减少电磁干扰(emi)。在正向通道600上，导线对610a可以由主机差分驱动器604驱动。差分驱动器604接收输入数据602的流，并且生成输入数据602的正版本和负版本，然后该正版本和负版本被提供给导线对610a。在客户端侧上的差分接收器606通过执行对导线对610a上承载的信号的比较，来生成输出数据流608。
58.在反向通道640上，一个或多个导线对610c可以由客户端侧差分驱动器646驱动。差分驱动器646接收输入数据648的流，并且生成输入数据648的正版本和负版本，该正版本和负版本被提供给导线对610c。主机上的差分接收器644通过执行对该导线对610c上承载的信号的比较，来生成输出数据流642。
59.在双向通道620中，主机和客户端可以被配置用于半双工模式，并且可以在相同的导线对610b上传送和接收数据。备选地或附加地，双向总线可以使用正向差分驱动器604和反向差分驱动器646的组合来驱动多个导线对610a、610c，来以全双工模式操作。在针对双向通道620描绘的半双工双向实现中，例如，使用相应的输出使能(oe)控制630a、630b来迫
使差分驱动器624和624’进入高阻抗状态，可以防止差分驱动器624和624’同时驱动导线对610b。通常使用oe控制630b来迫使差分接收器626’进入高阻抗状态，当差分驱动器624活动时，可以防止差分接收器626’驱动输入/输出622。通常使用输入使能(ie)控制632b来迫使差分接收器626进入高阻抗状态，当差分驱动器624’活动时，可以防止差分接收器626驱动输入/输出628。在一些情况下，当接口不活动时，差分驱动器624和624’的输出以及差分接收器626和626’的输出可以处于高阻抗状态。因此，差分驱动器624、624’的oe控制630a、630b和差分接收器626、626’的ie控制632a、632b可以彼此独立地操作。
60.差分驱动器604、624、624’和646中的每个差分驱动器可以包括一对放大器，一个放大器在一个输入处接收另一个放大器的输入的反相。差分驱动器604、624、624’和646可以各自接收单个输入，并且可以具有内部反相器，该内部反相器生成反向输入以供一对放大器使用。差分驱动器604、624、624’和646也可以使用两个被分开地控制的放大器来构造，使得它们相应的输出可以彼此独立地被置于高阻抗模式。
61.在一个示例中，差分驱动器604、624和/或646可以被重新配置或控制，使得活动通道的导线对610a、610b或610c中的导线中的仅一对导线被驱动。在其他示例中，差分驱动器604、624和/或646可以被关闭或置于高阻抗输出模式。在其他示例中，单端通道650可以采用分离的单端线路驱动器654和接收器656，来在单线、单端链路610d上提供通信。例如，可以在c-phy接口中使用单端线路驱动器654和接收器656。在一些情况下，单端链路610d的输入652和输出658可以是双向的，并且发射设备和接收设备两者可以采用收发器，该收发器包括线路驱动器654和接收器656两者，接收器656根据一个或多个协议来被控制。
62.本公开的某些方面涉及被配置用于高频传输的serdes物理层电路(serdes phy)。serdes phy可以用于在集成电路内、半导体裸片内和/或设备封装内或在集成电路、半导体裸片和/或设备封装之间实现通信链路。对于已经被适配为包括根据本公开的某些方面提供的阻抗匹配技术的serdes phy，可以获得改进的可靠性。
63.图7图示了可以使用serdes物理层实现的通信链路700。在概念通信链路700中，电压源704驱动具有特征阻抗(z0)的理想传输线702，特征阻抗(z0)可以被定义为沿传输线702传播的信号的电压的振幅与电流的振幅之比。在所图示的示例中，传输线702由与传输线702的特征阻抗相匹配的端接电阻器706、708端接。
64.电阻器可以被定义为具有经配置的或可配置的电阻和/或耗散电功率的两端子电气组件。其他组件可以对电流呈现电阻并且可以耗散功率。例如，传输线702可以具有与物理长度、截面积、温度和/或其他特性或因素成比例的相对较低的电阻。在本公开的某些方面，电阻器可以具有至少5欧姆的电阻。在本公开提供的各种示例中，端接电阻器或在端接电路中使用的电阻器具有25欧姆电阻器和50欧姆电阻器。可以在不同实施方式中使用其他电阻值的电阻器。电阻器可以作为分立元件、沉积结构和/或在ic设备中制造的结构来被提供。
65.第一端接电阻器706将电压源704耦合到传输线702的第一端，并且第二端接电阻器708耦合在传输线702的第二端和电路接地之间。端接电阻器706、708具有被选择为与传输线702的特征阻抗相匹配的值。当端接电阻器706、708与传输线702的特征阻抗相匹配时，信号反射被抑制。当从传输线702接收的信号在接收端处未被完全吸收并且未吸收的能量沿传输线702反弹回来时，信号反射可以出现。例如，当接收设备中的线路接收器向未端接
传输线呈现高阻抗输入时，到达未端接传输线的信号中的能量中的主要部分的能量可能被反射。传输线702的电压反射系数可以被定义为传输线702的端接点710处的反射信号的电压与端接点710处的到达信号(或入射信号)的电压的比率。电压反射系数可以被表示为：
[0066][0067]
其中z
l
是端接点710处的负载(这里，电阻器r
l
)的阻抗，并且其中z0是传输线702的特征阻抗。在一些情况下，特征阻抗和端接电阻器706、708具有50ω(50欧姆)的电阻值。
[0068]
图7还图示了实际通信链路720的模型，其中寄生垫电容728、732存在于端接(termination)节点处，分别表示为输入/输出(i/o)垫734、736。在所图示的实际通信链路720中，电压源724驱动具有标称特征阻抗(z0)的传输线722。传输线722由端接电阻器726、730端接，端接电阻器726、730被选择以匹配传输线722的特征阻抗。第一端接电阻器726将电压源724耦合到传输线722的第一端，并且第二端接电阻器730耦合在传输线722的第二端和电路接地之间。当端接电阻器726、730与传输线722的特征阻抗不紧密匹配时，可能出现反射。
[0069]
寄生垫电容728、732通过增加电抗来改变端接阻抗。改变的端接可能引起相对于传输线722的特征阻抗的阻抗失配。因此，在传输线722的两端处可以预期信号反射。在一些情况下，可以在i/o垫736处观察到在接收设备的输入处存在的寄生电容。
[0070]
移动通信设备和其他设备被用在需要来自串行接口的更大数据吞吐量的应用中。通过增加串行接口的操作的频率，已经在许多应用中解决了对增加的数据吞吐量的需求。在一些情况下，串行接口以5ghz以及5ghz以上的频率操作。由在传输线的端接点处的寄生垫电容引入的电抗与在传输线上传送的信号的频率成反比，并且串行总线以较高频率操作会产生较低的电抗。此外，在铜传输线上传送的高频信号的波长可以与移动通信设备中传输线的物理长度相当，当数字信号中的反射边缘与数字信号中的后续边缘的到达重叠时，这会加剧由反射引起的干扰。
[0071]
图8图示了阻抗失配对采用serdes phy的通信链路800的通道804中的信令830的影响。通信链路800包括由提供通道804的传输线耦合的源设备802和负载设备806。在通道的每端处存在阻抗失配。在源设备802处的阻抗失配可以可归因于寄生电容和/或在传送垫826处存在的其他电容。在负载设备806处的阻抗失配可以可归因于寄生电容和/或在接收垫828处存在的其他电容。
[0072]
脉冲832以源自源设备802中的发射器的信号被发射到通道804中。脉冲的基频可以对应于通道804中的波长，该波长与通道804的物理长度具有相同数量级。在一个示例中，脉冲832可以对应于5ghz时钟信号的半个周期，并且脉冲832可以在大约4cm长的导线、连接器或其他传输线上被传送。在图示示例中，在通道804上的脉冲的传输时间与脉冲宽度834紧密匹配。
[0073]
脉冲832的发射将能量引入通道。在理想的、无损的、阻抗匹配的通道中，在源设备802处引入到通道804中的所有能量在负载设备806处被吸收。在实际的实现中，一些能量在通过通道804的传输中损失，并且寄生电容可以引起干扰反射。当通道804足够长时，传输损耗可以足够大，使得反射波形被衰减到反射能量对负载设备806中的接收器几乎没有影响
的程度。在移动通信设备中，串行总线传输线具有大约4cm的长度，并且反射会对接收器产生有害影响。
[0074]
如在流程图820中一般地图示的，当脉冲832被发射到通道804中时，脉冲832在传送垫826处产生电压808，电压808具有发射振幅852。脉冲832穿过通道804，并且当到达脉冲836到达接收器处的接收垫828时，脉冲832产生具有衰减振幅854的电压810。接收器看到由于通道804中的损耗的影响而衰减的到达脉冲836。接收器吸收到达脉冲836中的能量822中的大部分能量。一些能量在从接收垫828反弹并且返回到发射器的反射脉冲838中被保留在通道804中。可归因于反射脉冲838的接收垫828处的电压812具有初始振幅856。
[0075]
反射脉冲838穿过通道804并且作为衰减反射脉冲840到达，当衰减反射脉冲840到达传送垫826时，衰减反射脉冲840产生具有进一步衰减振幅858的电压814。发射器吸收衰减反射脉冲840中的能量824中的大部分能量。一些能量在从传送垫826反弹并且返回到接收器的二次反射脉冲842中被保留在通道804中。可归因于二次反射脉冲842的传送垫826处的电压816具有初始振幅860。二次反射脉冲842被添加到源自源设备802中的发射器的信号。
[0076]
二次反射脉冲842穿过通道804并且提供电压818，电压818被添加到由源自发射器的信号产生的电压。在图示的示例中，二次反射脉冲842与源自发射器的信号的低电压状态组合。接收器看到衰减的二次反射脉冲844。当衰减的二次反射脉冲844干扰由接收器传送的第二脉冲时，接收器看到具有增加振幅的到达第二脉冲846。
[0077]
衰减的二次反射脉冲844可以在数据接收中引起错误。衰减的二次反射脉冲844可以对接收器处的到达第二脉冲846的一个或多个边缘产生影响。当衰减的二次反射脉冲844的振幅超过用于区分逻辑电平的阈值电平850时，接收器处衰减的二次反射脉冲844的存在可以被解释为有效脉冲。在另一个示例中，将衰减的二次反射脉冲844添加到到达第二脉冲846可以改变接收器处的电压电平超过用于区分逻辑电平的阈值电平850的时间。阈值交叉的时间上的差异在接收信号中引起抖动。抖动可能影响时钟信号，和/或可能需要增加允许接收器忽略反射信号的时序容差。抖动可以限制通过通道804传送的信号的最大频率。当脉冲具有在长度上接近于边沿通过通道804的转换时间时，抖动会特别麻烦。
[0078]
通过物理短通道传输期间的衰减和损耗可以低于通过物理长通道的衰减。当通道中的衰减较低时，通过短通道804传送的高频信号可能被多次反射影响。多次反射的波形可以严重干扰传入的信号。
[0079]
图9包括图示多次反射对通过具有失配端接的有损通道传送的信号的影响的图900。第一曲线902图示了通道在频率范围上的插入损耗(主要是通道衰减)。第一曲线902与以匹配阻抗端接的通道有关。第二曲线904与具有不匹配端接的通道有关。第二曲线904图示了插入损耗和反射损耗，其中反射损耗对应于在接收器处被反射而不是被接收和吸收的功率。第二曲线904图示了谐振的影响，谐振可能由驻波引起，当信号中的转换恰好在先前传送的转换的反射到达发射器和/或接收器时出现时，驻波出现。
[0080]
第二曲线904中图示的谐振插入损耗可以导致如下配置：其中在较高频率处的损耗可以小于在较低频率处的损耗。这种插入损耗行为可以被称为关于频率的非单调和/或非线性。第二曲线904中图示的谐振插入损耗可以表明，当传送信号的频率导致脉冲持续时间是通过通道的转换时间的倍数时，对抗反射的常规方法可能无效。
[0081]
图9包括表格910、920，表格910、920说明了当寄生电容存在于具有50欧姆特征阻抗的通道的端接处时，信令频率对端接的阻抗和电压反射系数(γ)的影响。容抗可以被计算为1/(ω
×
c)，其中ω是在端接处接收的信号的角频率。第一表格910与寄生电容具有1.5pf值的接口有关，并且第二表格920与寄生电容具有1.0pf值的接口有关。每个表格包括电抗(xc)、合成端接阻抗(r||xc)和反射系数，其可以用于计算由于反射引起的功率损耗。
[0082]
在某些接口中使用连续时间线性均衡器(ctle)来对抗由寄生电容引起的通道损耗。ctle提供了一种简单、低成本的均衡解决方案，当通道损耗与频率具有线性关系时，该解决方案有效。但是，在存在非线性干扰的情况下，包括在谐振通道损耗不是线性时，ctle可能无效。例如，ctle可能以不同频率提供过均衡和/或欠均衡。
[0083]
图10图示了电感性端接1000的示例，其中两个电感器1012、1014被添加到高频接口中的端接电路。传输线1006的每端包括传输电路，传输电路具有电阻器1002或1008、寄生电容1004或1010和电感器1012或1014。电感器1012、1014具有被选择为消除对应寄生电容1004或1010的影响的电感值。感抗可以被计算为ω
×
l，其中ω是在端接处接收的信号的角频率。感抗随容抗减小而增加，并且电感性端接电路被调谐到设计频率。当信令频率变化时，电感性端接电路可能表现次佳。
[0084]
通信链路中的阻抗失配传输线的特性也可以归因于差分通信链路中的个体传输线。图11图示了两线差分链路1100，其中信号以相反极性的版本在两个物理上接近的导线上传送。每条导线可以被表征为传输线1106、1116。用于端接相应传输线1106、1116的发射器中的电阻器1102、1112和接收器中的电阻器1108、1118具有与传输线1106、1116的标称特征阻抗相匹配的电阻值。发射器和接收器中的寄生电容1104、1114、1110、1120耦合到相应的传输线1106、1116。
[0085]
图11还图示了可以用在例如c-phy接口中的三线差分链路1140。在c-phy接口中，三相信号在三条导线中的每条导线上以不同相位进行传送。每条导线可以被表征为传输线1146a、1146b、1146c。发射器中的切换电阻器集合1142和接收器中的电阻器集合1150用于端接相应的传输线1146a、1146b、1146c，并且具有与传输线1146a、1146b、1146c的标称特征阻抗相匹配的电阻值。影响发射器和接收器的寄生电容1144、1148也耦合到相应的传输线1146a、1146b、1146c。
[0086]
本公开的某些方面涉及端接方案，该端接方案可以以高信令频率操作，并且可以减少谐振影响，包括由多次反射波形引起的干扰。当前公开的端接方案在发射端和接收端处端接短通道方面有效。在一些示例中，抑制寄生电容的影响的成本有效的方法包括在两个电阻器之间拆分端接电阻。在一个示例中，第一电阻器耦合到传输线并且耦合到设备的连接垫，并且在设备的连接垫之后提供第二电阻器，包括当寄生电容来源于垫和/或耦合到垫时。第一电阻器可以被提供在包括发射器或接收器的ic设备外部。在一个示例中，第一电阻器被提供在承载包括发射器或接收器的ic设备的芯片载体、印刷电路板或衬底上。所提出的端接方案可以改善阻抗匹配，并且可以抑制短通道中的多次反射干扰。所提出的端接方案可以使通道对改变的信号频率的响应线性化，并且可以使能ctle的最佳性能。
[0087]
图12图示了已经根据本公开的某些方面适配的通信链路1200的示例。如所图示的，电压源1220驱动具有标称特征阻抗(z0)的传输线1210。电压源1220可以表示发射设备中的线路驱动器。在所图示的示例中，传输线1210在发射端处由端接电阻器对1204、1206端
接，并且在接收端处由端接电阻器对1214、1216端接。在发射端处，端接电阻器1204、1206将电压源耦合到传输线1210，并且提供与传输线1210的特征阻抗的标称值相匹配的组合电阻。在接收端处，端接电阻器1214、1216将传输线1210耦合到电路接地，并且提供与传输线1210的特征阻抗的标称值相匹配的组合电阻。
[0088]
在发射设备中，端接电阻器1204、1206在i/o垫1202处或通过i/o垫1202相互耦合。在一个示例中，端接电阻器1204、1206均具有等于传输线1210的特征阻抗的标称值的大约一半的电阻。一个或多个寄生电容1208被示为耦合到i/o垫1202，该i/o垫1202位于传输线1210的发射端处的端接电阻器对1204、1206的连接点处。在一些示例中，第一端接电阻器1204被提供在包括发射设备的相同ic设备上。第二端接电阻器1206可以被提供在包括发射设备的相同ic设备上。在一些示例中，第二端接电阻器1206被提供在包括发射设备的ic设备外部。例如，第二端接电阻器1206可以被提供在承载包括发射设备的ic设备的芯片载体、印刷电路板或衬底上。
[0089]
在接收设备中，端接电阻器1214、1216在i/o垫1212处或通过i/o垫1212相互耦合。一个或多个寄生电容1218被示为耦合到i/o垫1212，并且因此也耦合在传输线1210的接收端处的端接电阻器对1214、1216的连接点处。线路接收器电路的输入可以耦合到i/o垫1212，并且可以对i/o垫1212呈现高阻抗。线路接收器电路的输入可以对i/o垫1212处的寄生电容有贡献。在一个示例中，端接电阻器1214、1216各自具有等于传输线1210的特征阻抗的标称值的大约一半的电阻。在一些示例中，第一端接电阻器1214可以被提供在包括接收设备的相同ic设备内。在其他示例中，第一端接电阻器1214可以被提供在包括接收设备的ic设备外部。例如，第一端接电阻器1214可以被提供在承载包括接收设备的ic设备的芯片载体、印刷电路板或衬底上。
[0090]
图13包括根据本公开的某些方面配置的接收器端接电路1300的示例。ic设备1310通过接收器端接电路1300耦合到传输线1314。传输线1314可以提供串行总线或并行总线的单端通道。接收器端接电路1300具有耦合在接收器端接电路1300的中心点1308处的第一电阻器1302和第二电阻器1304。
[0091]
在所图示的示例中，第一电阻器1302物理上位于ic设备1310外部，并且被配置为将ic设备1310的i/o垫1312耦合到传输线1314。在一些示例中，第一电阻器1302被提供在承载ic设备1310的芯片载体、印刷电路板或衬底上。接收器端接电路1300的中心点1308位于ic设备1310内，并且耦合到i/o垫1312，并且通过i/o垫1312耦合到第一电阻器1302。中心点1308还可以被耦合到ic设备1310内的线路接收器、比较器或其他这种设备的高阻抗输入。第二电阻器1304还被耦合到电路接地。
[0092]
第一电阻器1302和第二电阻器1304串联连接，并且该组合通过组合电阻r将传输线1314端接到电路接地。第一电阻器1302和第二电阻器1304的电阻值可以被选择以匹配传输线1314的特征阻抗(z0)的标称值。传输线1314的特征阻抗的标称值可以被定义为传输线1314的设计阻抗，其中在一些系统中可以观察到与标称值的一些变化。理想传输线的特征阻抗是纯电阻性的。在一些示例中，第一电阻器1302和第二电阻器1304具有相等的电阻值(r/2)，其中r＝z0。
[0093]
寄生电容器1306被表示为耦合到串联连接的第一电阻器1302和第二电阻器1304的中心点1308。寄生电容器1306可以说明与i/o垫1312的结构和耦合到i/o垫1312或中心点
1308的连接器相关联或由其产生的寄生电容。寄生电容还可以包括耦合到i/o垫1312或中心点1308的线路接收器中的一个或多个晶体管的栅极电容。
[0094]
相对于常规的线路终端，接收器端接电路1300的配置限制了对应于寄生电容器1306的容抗的影响。寄生电容器1306与第二电阻器1304的并联布置产生比寄生电容器1306与匹配特征阻抗的电阻器的组合的阻抗(r||xc)低的阻抗(r/2||xc)。第二电阻器1304和寄生电容器1306的并联配置限制了寄生电容器1306对终端阻抗(r
term
)的失配影响。端接阻抗可以被计算为：
[0095]rterm
＝r/2+(r/2||xc).
[0096]
图13包括根据本公开的某些方面配置的发射器端接电路1320的示例。ic设备1330通过发射器端接电路1320耦合到传输线1334。传输线1334可以提供串行总线或并行总线的单端通道。发射器端接电路1320具有耦合在发射器端接电路1320的中心点1328处的第一电阻器1322和第二电阻器1324。
[0097]
在所图示的示例中，第一电阻器1322物理上位于ic设备1330外部，并且被配置为将ic设备1330的i/o垫1332耦合到传输线1334。在一些示例中，第一电阻器1322被提供在承载ic设备1330的芯片载体、印刷电路板或衬底上。发射器端接电路1320的中心点1328位于ic设备1330内，并且耦合到i/o垫1332，并且通过i/o垫1332耦合到第一电阻器1322。中心点1328还可以被耦合到线路驱动器的输出。
[0098]
第一电阻器1322和第二电阻器1324串联连接，并且该组合通过组合电阻r端接传输线1334。第一电阻器1322和第二电阻器1324的电阻值可以被选择，以匹配传输线1334的特征阻抗(z0)的标称值。在一些示例中，第一电阻器1322和第二电阻器1324具有相等的电阻值(r/2)，其中r＝z0。
[0099]
寄生电容器1326被表示为耦合到串联连接的第一电阻器1322和第二电阻器1324的中心点1328。寄生电容器1326可以说明与i/o垫1332的结构和耦合到i/o垫1332或中心点1328的连接器相关联或由其产生的寄生电容。寄生电容还可以包括耦合到i/o垫1332或中心点1328的线路驱动器的寄生电容。
[0100]
相对于常规线路端接，发射器端接电路1320的配置限制了对应于寄生电容器1326的容抗的影响。寄生电容器1326与第二电阻器1324的并联布置产生比寄生电容器1326与匹配特征阻抗的电阻器的组合的阻抗(r||xc)低的阻抗(r/2||xc)。第二电阻器1324和寄生电容器1326的并联配置限制了寄生电容器1326对端接阻抗的失配影响。
[0101]
第二电阻器1324和寄生电容器1326的并联配置限制了寄生电容器1326对端接阻抗(r
term
)的失配影响。端接阻抗可以被计算为：
[0102]rterm
＝r/2+(r/2||xc).
[0103]
图14包括表1400、1420，表1400、1420说明了当寄生电容存在于图12的i/o垫1202、1212或图13的i/o垫1312、1332处时，信令频率对端接阻抗和电压反射系数(γ)的影响。表1400、1420涉及具有50ohm(欧姆))特征阻抗的传输线。表1400、1420可以与图9中提供的表910和920进行比较和对比。
[0104]
容抗可以被计算为1/(ω
×
c)，其中ω是在终端处接收的信号的角频率。第一表格1400与寄生电容的值为1.5pf的接口有关，第二表1420与寄生电容的值为1.0pf的接口有关。每个表包括电抗(xc)、合成端接阻抗1402、1422(r||xc)和反射系数1404、1424。反射系数
1404、1424显示出相对于表910和920中提供的对应反射系数的显著改进，改进可测量为3以上的因子。
[0105]
改进的反射系数1404、1424减小了传输线1210、1314、1334上的反射功率。此外，从相应的i/o垫1202、1212、1312、1332的视角来看，每个电阻器对1204和1206、1214和1216、1302和1304、1324和1324被配置为分压器。分压器的效果是将源自i/o垫1202、1212、1312、1332的反射的振幅减半。由于传输线1210、1314、1334的阻抗的分压效应以及第一电阻器1206、1214、1302、1322的分压效应，源于i/o垫1202、1212、1312、1332的反射在振幅上进一步减小。到达发射器i/o垫1202、1332的反射信号被分压器进一步衰减，并且以接收的反射信号的振幅的一半被反射。在一些情况下，分压器进行操作以快速抑制传输线1210、1314、1334上的反射能量。
[0106]
反射能量的抑制和改进的反射系数1404、1424可以消除或最小化由多次反射波形产生的谐振效应。当前公开的端接电路1300、1320的频率响应可以接近线性，包括处于5ghz以上的频率。频率响应的线性或接近线性使常规均衡器能够获得最佳均衡。在一些情况下，接收器端接电路1300可以将通道对可变信号频率的频率响应线性化，并且接收器端接电路1300可以与ctle或其他均衡器一起使用。在一个示例中，当电阻器1302、1304的配置对在i/o垫1312处接收的信号提供线性化频率响应时，ctle可以耦合到接收器处的i/o垫1312。
[0107]
可以从端接电路1300、1320在差分通信链路中的使用获得好处。图15图示了根据本公开的某些方面适配的两线差分链路1500。在两线差分链路1500中，信号以相反极性的版本在两个物理上接近的导线上进行传送。每个导线可以被表征为传输线1506、1516。在图示的示例中，第一传输线1506在传送端处由端接电阻器对(rs 1502)端接，并且在接收端处由端接电阻器对1508、1526端接。在传送端处，端接电阻器提供与第一传输线1506的特征阻抗的标称值相匹配的组合电阻。在接收端处，端接电阻器1508、1526提供与第一传输线1506的特征阻抗的标称值相匹配的组合电阻。第二传输线1516在传送端处由端接电阻器对(rs 1512)端接，并且在接收端处由端接电阻器对1518、1528端接。在传送端处，端接电阻器提供与第二传输线1516的特征阻抗的标称值相匹配的组合电阻。在接收端处，端接电阻器1518、1528提供与第二传输线1516的特征阻抗的标称值相匹配的组合电阻。在接收端处的i/o垫1530b、1530d中的每个i/o垫耦合到差分接收器1522的输入。在接收端处，用于第一传输线1506的端接电阻器对1508、1526和用于第二传输线1516的端接电阻器对1518、1528耦合到公共电容器1524，该公共电容器1524被配置为将ac分量耦合到电路接地。用于第一传输线1506的端接电阻器对1508、1526和用于第二传输线1516的端接电阻器对1518、1528耦合的点提供共模电压电平。
[0108]
每个端接电阻器对中的电阻器在传送或接收设备的i/o垫1530a-1530d处相互耦合。在一个示例中，端接电阻器中的每个端接电阻器具有等于传输线1506、1516的特征阻抗的标称值的大约一半的电阻。寄生电容1504、1510、1514、1520被表示为耦合到i/o垫1530a-1530d的电容器，i/o垫1530a-1530d也耦合在端接电阻器对的中心点处。两个端接电阻器在每个i/o垫1530a-1530d处相互耦合。在一个示例中，端接电阻器各自具有等于传输线1506、1516的特征阻抗的标称值的大约一半的电阻。
[0109]
图15还图示了三线差分链路1540，三线差分链路1540可以在c-phy接口中使用，并且根据本公开的某些方面进行适配。在c-phy接口中，三相信号以不同相位在三个导线的每
个导线上进行传送。每个导线可以被表征为传输线1546a、1546b、1546c。发射器中的切换电阻器集合1542和接收器中的两个电阻器集合1550、1552用于端接相应的传输线1546a、1546b、1546c，与图13中图示的端接电路1300、1320一致。例如，两个电阻器集合1550、1552中的电阻器被配置为分压器，该分压器可以衰减传输线1546a、1546b、1546c上的反射，包括来自i/o垫1548的反射，该反射可以可归因于例如寄生电容的影响。在c-phy接口中，零净电流被传送到接收器，并且电阻器集合1550中的每个电阻器的一端耦合到可以将瞬态分流到电路接地的公共电容器1554。由于预计接收电流和返回电流会抵消，因此不需要直接耦合到电路接地。
[0110]
处理电路和方法的示例
[0111]
图16是图示用于装置1600的硬件实施方式的示例的图。在一些示例中，装置1600可以执行本文公开的一个或多个功能。根据本公开的各个方面，可以使用处理电路1602实现如本文公开的元件，或元件的任何部分，或元件的任何组合。处理电路1602可以包括由硬件和软件模块的一些组合控制的一个或多个处理器1604。处理器1604的示例包括微处理器、微控制器、数字信号处理器(dsp)、soc、asic、现场可编程门阵列(fpga)、可编程逻辑设备(pld)、状态机、定序器、门控逻辑、离散硬件电路以及被配置为执行贯穿本公开描述的各种功能的其他适当的硬件。一个或多个处理器1604可以包括专用处理器，该专用处理器执行特定的功能并且可以由软件模块1616中的一个软件模块配置、扩充或控制。可以通过在初始化期间加载的软件模块1616的组合来配置一个或多个处理器1604，并且由在操作期间加载或卸载一个或多个软件模块1616进一步配置。
[0112]
在所示的示例中，可以利用通常由总线1610表示的总线架构来实现处理电路1602。取决于处理电路1602的特定应用和总体设计约束，总线1610可以包括任何数目的互连总线和桥接器。总线1610将包括一个或多个处理器1604的各种电路与存储装置1606链接在一起。存储装置1606可以包括存储器设备和大容量存储设备，并且在本文中可以被称为计算机可读介质和/或处理器可读介质。总线1610还可以链接各种其他电路，诸如定时源、定时器、外围设备、电压调节器以及功率管理电路。总线接口1608可以提供在总线1610与一个或多个收发器1612a、1612b之间的接口。收发器1612a、1612b可以被提供给由处理电路支持的每个联网技术。在一些实例中，多个联网技术可以共享在收发器1612a、1612b中找到的一些或全部电路系统或处理模块。每个收发器1612a、1612b提供一种用于与在传输介质之上的各种其他装置通信的部件。在一个示例中，收发器1612a可以被用于将装置1600耦合到多线总线。在另一个示例中，收发器1612b可以被用于将装置1600连接到无线电接入网络。根据装置1600的性质，还可以提供用户接口1618(例如，小键盘、显示器、扬声器、麦克风、操纵杆)，并且用户接口1618可以被直接地通信地耦合到总线1610或通过总线接口1608通信地耦合到总线1610。
[0113]
处理器1604可以负责管理总线1610并且用于通用处理，该通用处理可以包括存储在计算机可读介质中的软件的执行，计算机可读介质可以包括存储装置1606。在这方面，处理电路1602(包括处理器1604)可以被用于实现本文公开的任何方法、功能和技术。存储装置1606可以被用于存储在执行软件时由处理器1604操纵的数据，并且该软件可以被配置为实现本文公开的方法中的任一方法。
[0114]
在处理电路1602中的一个或多个处理器1604可以执行软件。软件应当被广义地解
释为指：指令、指令集、代码、代码段、程序码、程序、子程序、软件模块、应用、软件应用、软件包、例程、子例程、对象、可执行文件、执行线程、过程、功能、算法等，无论是被称为软件、固件、中间件、微码、硬件描述语言还是其他形式。软件可以以计算机可读形式驻存在存储装置1606中或驻存在外部计算机可读介质中。外部计算机可读介质和/或存储装置1606可以包括非暂态计算机可读介质。例如，非暂态计算机可读介质包括磁存储设备(例如，硬盘、软盘、磁条)、光盘(例如，光盘(cd)或数字通用盘(dvd))、智能卡、闪存设备(例如，“闪存驱动器”、卡、棒或键驱动器)、ram、rom、可编程只读存储器(prom)、包括eeprom的可擦写prom(eprom)、寄存器、可移动磁盘以及用于传送可以由计算机访问和读取的软件和/或指令的任何其他适当的介质。例如，计算机可读介质和/或存储装置1606还可以包括载波、传输线以及用于传送可以由计算机访问和读取的软件和/或指令的任何其他适当的介质。计算机可读介质和/或存储装置1606可以驻存在处理电路1602中、在处理器1604中、在处理电路1602的外部，或者跨包括处理电路1602的多个实体分布。计算机可读介质和/或存储装置1606可以体现在计算机程序产品中。例如，计算机程序产品可以包括在包装材料中的计算机可读介质。本领域技术人员将认识到，取决于特定应用和施加于整个系统的总体设计约束，如何最佳地实现贯穿本公开呈现的所述功能。
[0115]
存储装置1606可以维持在可加载的代码段、模块、应用、程序等中维护和/或组织的软件，该软件在本文中可以被称为软件模块1616。软件模块1616中的每个软件模块可以包括指令和数据，当这些指令和数据被安装或加载到处理电路1602上并且由一个或多个处理器1604执行时，有助于控制一个或多个处理器1604的操作的运行时图像1614。当被执行时，某些指令可以使处理电路1602执行根据本文描述的某些方法、算法和过程的功能。
[0116]
软件模块1616中的一些软件模块可以在处理电路1602的初始化期间被加载，并且这些软件模块1616可以配置处理电路1602以使能本文公开的各种功能的执行。例如，一些软件模块1616可以配置处理器1604的内部设备和/或逻辑电路1622，并且可以管理对外部设备(诸如，收发器1612a、1612b、总线接口1608、用户接口1618、定时器、数学协处理器等)的访问。软件模块1616可以包括与中断处理器和设备驱动器交互的控制程序和/或操作系统，并且控制对由处理电路1602提供的各种资源的访问。资源可以包括存储器、处理时间、对收发器1612a、1612b的访问、用户接口1618等。
[0117]
处理电路1602的一个或多个处理器1604可以是多功能的，由此软件模块1616中的一些软件模块被加载并且被配置为执行不同的功能或相同功能的不同实例。例如，一个或多个处理器1604可以附加地适于管理响应于来自用户接口1618、收发器1612a、1612b以及设备驱动器的输入而发起的后台任务。为了支持多种功能的执行，一个或多个处理器1604可以被配置为提供多任务环境，从而根据需要或期望，将多个功能中的每个功能实现为由一个或多个处理器1604服务的任务的集合。在一个示例中，可以使用分时共享程序1620来实现多任务环境，该分时共享程序1620在不同的任务之间传递处理器1604的控制，由此，每个任务在完成任何未完成的操作之后和/或响应于输入(诸如，中断)将一个或多个处理器1604的控制返回给时间共享程序1620。当任务具有一个或多个处理器1604的控制时，处理电路被有效地专用于由与控制任务相关联的功能所解决的目的。时间共享程序1620可以包括：操作系统，基于循环转移控制的主循环，根据功能的优先级分配一个或多个处理器1604的控制的功能，和/或通过将一个或多个处理器1604的控制提供给处理功能来响应外部事
件的中断驱动主循环。
[0118]
图17是配置设备和传输线之间的耦合的方法的流程图1700。在框1702处，第一电阻器的第一端子可以耦合到第一传输线的端部。在框1704处，第一电阻器的第二端子可以耦合到第一i/o垫。第二电阻器的第一端子耦合到第一i/o垫。可以选择第一电阻器和第二电阻器以提供与第一传输线的特征阻抗的标称值相匹配的组合电阻。
[0119]
在一个示例中，接收电路的输入耦合到第一i/o垫。第二电阻器的第二端子可以耦合到电路接地或共模电压水平或低阻抗轨(low-impedance rail)。在另一示例中，线路驱动电路的输出被耦合到第二电阻器的第二端子。
[0120]
在某些示例中，第二电阻器和第一i/o垫被提供在集成电路设备上。第一电阻器和第一传输线的端部可以位于集成电路设备外部。集成电路设备中的寄生电容可以在第一i/o垫处可测量或显现，并且第二电阻器可以有效地与在第一i/o垫处观察到的寄生电容并联耦合。
[0121]
在某些示例中，第一电阻器和第二电阻器形成分压器，第一i/o垫位于分压器的输出或中心。在第一输入/输出垫处接收的信号可以是在第一传输线的端部处接收的信号的衰减表示。来自第一i/o垫的、传导到第一传输线的端部的反射被第一电阻器衰减。
[0122]
在某些示例中，第三电阻器的第一端子耦合到第二传输线的端部，并且第三电阻器的第二端子耦合到第二i/o垫。第四电阻器的第一端子耦合到第二i/o垫，并且第四电阻器的第二端子耦合到第三电阻器的第二端子。可以选择第三电阻器和第四电阻器以提供与第二传输线的特征阻抗的标称值相匹配的组合电阻。第一i/o垫和第二i/o垫耦合到接收器电路的差分输入。第一i/o垫和第二i/o垫通过对应的电阻器耦合到驱动电路的差分输出。
[0123]
图18是图示了用于采用处理电路1802的装置1800的硬件实施方式的简化示例的图。处理电路通常具有控制器或处理器1816，控制器或处理器1816可以包括一个或多个微处理器、微控制器、数字信号处理器、定序器和/或状态机。处理电路1802可以利用总线架构来实现，总线架构通常由总线1820表示。根据处理电路1802的具体应用和总体设计约束，总线1820可以包括任意数目的互连总线和桥。总线1820将包括一个或多个处理器和/或硬件模块(由控制器或处理器1816表示)、模块或电路1804、1806和1808以及处理器可读存储介质1818的各种电路链接在一起。可以提供一个或多个物理层电路和/或模块1814，来支持在使用多导线总线1812、通过天线或天线阵列1822(例如到无线电接入网络)等实现的通信链路上的通信。总线1820还可以链接各种其他电路，诸如本领域众所周知的定时源、外围设备、电压调节器和功率管理电路，因此将不再进一步描述。
[0124]
处理器1816负责一般处理，包括在处理器可读存储介质1818上存储的软件、代码和/或指令的执行。处理器可读存储介质1818可以包括非暂态存储介质。软件在由处理器1816执行时，使处理电路1802执行上文针对任何特定装置描述的各种功能。处理器可读存储介质1818可以用于存储在执行软件时由处理器1816操纵的数据。处理电路1802还包括模块1804、1806和1808中的至少一个模块。模块1804、1806和1808可以是软件模块(其在处理器1816中运行，驻存/存储在处理器可读存储介质1818中)、耦合到处理器1816的一个或多个硬件模块，或其某种组合。模块1804、1806和1808可以包括微控制器指令、状态机配置参数或其某种组合。
[0125]
在一种配置中，装置1800包括模块和/或电路1808，模块和/或电路1808适于将数
据编码在要通过传输线传送的信号中和/或适于解码来自从传输线接收的信号的数据，并且包括模块和/或电路1806，模块和/或电路1806被配置为均衡从传输线接收的信号。装置1800可以包括线路端接模块和/或电路1804。
[0126]
在一些示例中，线路端接模块和/或电路1804的部分可以被包括在物理层电路和/或模块1814中，物理层电路和/或模块1814实现适于将装置1800耦合到串行总线的接口电路。装置1800可以具有第一电阻器和第二电阻器，第一电阻器具有耦合到第一传输线的端部的第一端子，并且具有耦合到第一i/o垫的第二端子，第二电阻器具有耦合到第一i/o垫的第一端子。可以选择第一电阻器和第二电阻器以提供与第一传输线的特征阻抗的标称值相匹配的组合电阻。在一个示例中，装置1800包括具有耦合到第一i/o垫的输入的接收电路。第二电阻器的第二端子可以耦合到电路接地或共模电压水平。在另一示例中，装置1800可以包括线路驱动电路，线路驱动电路具有耦合到第二电阻器的第二端子的输出。
[0127]
在某些示例中，第二电阻器和第一i/o垫被提供在ic设备上。第一电阻器和第一传输线的端部可以位于ic设备外部。集成电路设备中的寄生电容可以在第一i/o垫处可测量或显现，并且第二电阻器可以有效地与在第一i/o垫处观察到的寄生电容并联耦合。
[0128]
在某些示例中，第一电阻器和第二电阻器形成分压器，第一i/o垫在分压器的中心处。在第一i/o垫处接收的信号是在第一传输线的端部处接收的信号的衰减表示。来自第一i/o垫并且传导到第一传输线的端部的反射被第一电阻器衰减。
[0129]
在一些示例中，装置1800包括耦合到第一i/o垫的ctle。第一电阻器和第二电阻器可以被配置为频率响应线性化端接电路。
[0130]
在一些示例中，装置1800包括第三电阻器和第四电阻器，第三电阻器具有耦合到第二传输线的端部的第一端子，并且具有耦合到第二i/o垫的第二端子，第四电阻器具有耦合到第二i/o垫的第一端子，并且具有耦合到第二电阻器的第二端子的第二端子。可以选择第三电阻器和第四电阻器以提供与第二传输线的特征阻抗的标称值相匹配的组合电阻。在一个示例中，第一i/o垫和第二i/o垫被耦合到接收器电路的差分输入。在另一示例中，第一i/o垫和第二i/o垫通过对应的电阻器耦合到驱动电路的差分输出。
[0131]
在一些示例中，装置1800被包括在一种系统中，该系统具有数据通信链路、第一ic设备和第二集成电路设备，第一ic设备通过第一端接电路耦合到数据通信链路的第一端部，第二集成电路设备通过第二端接电路耦合到数据通信链路的第二端部。第一端接电路可以包括第一电阻器，第一电阻器具有耦合到数据通信链路中的第一传输线的第一端部的第一端子，并且具有耦合到第一i/o垫的第二端子。第一端接电路可以包括具有耦合到第一i/o垫的第一端子的第二电阻器，并且可以包括具有耦合到第一i/o垫的第一输入的接收电路。第二电阻器的第二端子可以耦合到电路接地或共模电压水平。可以选择电阻器和第二电阻器以提供与第一传输线的特征阻抗的标称值相匹配的组合电阻。
[0132]
在一个示例中，第二电阻器和第一i/o垫被提供在第一ic设备上。第一电阻器和第一传输线的第一端部可以位于第一集成电路设备外部。集成电路设备中的寄生电容可以在第一i/o垫处可测量或显现，并且第二电阻器可以有效地与在第一i/o垫处观察到的寄生电容并联耦合。
[0133]
在一些示例中，第一电阻器和第二电阻器形成分压器，第一i/o垫在分压器的中心处。在第一i/o垫处接收的信号是在第一传输线的第一端部处接收的信号的衰减表示。来自
第一i/o垫的、传导到第一传输线的第一端部的反射可以通过第一电阻器衰减。
[0134]
在一个示例中，ctle均衡器耦合到第一i/o垫。第一电阻器和第二电阻器可以被配置为频率响应线性化端接电路。
[0135]
在一个示例中，数据通信链路包括第二传输线。第一端接电路可以包括第三电阻器，第三电阻器具有耦合到第二传输线的端部的第一端子并且具有耦合到第二i/o垫的第二端子。第一端接电路可以包括第四电阻器，第四电阻器具有耦合到第二i/o垫的第一端子并且具有耦合到第二电阻器的第二端子的第二端子。第三电阻器和第四电阻器可以提供与第二传输线的特征阻抗的标称值相匹配的组合电阻。第一i/o垫可以耦合到接收器电路的第二输入。接收电路可以包括差分接收器或作为差分接收器操作。
[0136]
在一个示例中，第二端接电路包括第五电阻器，第五电阻器具有耦合到第一传输线的第二端部的第一端子，并且具有耦合到第三i/o垫的第二端子。第二端接电路可以包括具有耦合到第三i/o垫的第一端子的第六电阻器，并且可以包括具有耦合到第六电阻器的第二端子的输出的线路驱动电路。第五电阻器和第六电阻器可以提供与第一传输线的特征阻抗的标称值相匹配的组合电阻。线路驱动电路可以包括差分线路驱动器或作为差分线路驱动器操作。
[0137]
在以下编号的条款中描述了一些实施方式示例：
[0138]
1.一种装置，包括：第一电阻器，具有耦合到第一传输线的端部的第一端子，并且具有耦合到第一输入/输出垫的第二端子；以及第二电阻器，具有耦合到所述第一输入/输出垫的第一端子，其中所述第一电阻器和所述第二电阻器提供与所述第一传输线的特征阻抗的标称值相匹配的组合电阻。
[0139]
2.根据权利要求1所述的装置，还包括：接收电路，具有耦合到所述第一输入/输出垫的输入，其中所述第二电阻器的第二端子被耦合到电路接地或共模电压水平。
[0140]
3.根据权利要求1所述的装置，还包括：线路驱动电路，具有耦合到所述第二电阻器的第二端子的输出。
[0141]
4.根据权利要求1-3中任一项所述的装置，其中所述第二电阻器和所述第一输入/输出垫被提供在集成电路设备上，并且其中所述第一电阻器和所述第一传输线的所述端部位于所述集成电路设备外部。
[0142]
5.根据权利要求1-4中任一项所述的装置，其中所述第一电阻器和所述第二电阻器形成分压器，所述第一输入/输出垫被耦合到所述分压器的输出，并且其中在所述第一输入/输出垫处接收的信号是在所述第一传输线的所述端部处接收的信号的衰减表示。
[0143]
6.根据权利要求5所述的装置，其中来自所述第一输入/输出垫的、被传导到所述第一传输线的所述端部的反射被所述第一电阻器衰减。
[0144]
7.根据权利要求1-6中任一项所述的装置，还包括：连续时间线性均衡器，被耦合到所述第一输入/输出垫，其中所述第一电阻器和所述第二电阻器被配置为频率响应线性化端接电路。
[0145]
8.根据权利要求1-7中任一项所述的装置，还包括：第三电阻器，具有耦合到第二传输线的端部的第一端子，并且具有耦合到第二输入/输出垫的第二端子；以及第四电阻器，具有耦合到所述第二输入/输出垫的第一端子，并且具有耦合到所述第二电阻器的第二端子的第二端子，其中所述第三电阻器和所述第四电阻器提供与所述第二传输线的特征阻
抗的标称值相匹配的组合电阻。
[0146]
9.根据权利要求8所述的装置，其中所述第一输入/输出垫和所述第二输入/输出垫被耦合到接收器电路的差分输入。
[0147]
10.根据权利要求8所述的装置，其中所述第一输入/输出垫和所述第二输入/输出垫通过对应的电阻器被耦合到驱动电路的差分输出。
[0148]
11.一种用于数据通信的系统，包括：数据通信链路，包括第一传输线；第一集成电路设备，通过第一端接电路被耦合到所述数据通信链路的第一端部；以及第二集成电路设备，通过第二端接电路被耦合到所述数据通信链路的第二端部，其中所述第一端接电路包括：第一电阻器，具有耦合到所述第一传输线的第一端部的第一端子，并且具有耦合到第一输入/输出垫的第二端子；第二电阻器，具有耦合到所述第一输入/输出垫的第一端子；以及接收电路，具有耦合到所述第一输入/输出垫的第一输入，其中所述第二电阻器的第二端子被耦合到电路接地或共模电压水平，并且其中所述第一电阻器和所述第二电阻器提供与所述第一传输线的特征阻抗的标称值相匹配的组合电阻。
[0149]
12.根据权利要求11所述的系统，其中所述第二电阻器和所述第一输入/输出垫被提供在所述第一集成电路设备内，并且其中所述第二电阻器和所述第一传输线的所述第一端部位于所述第一集成电路设备外部。
[0150]
13.根据权利要求11或权利要求12所述的系统，其中所述第一电阻器和所述第二电阻器形成分压器，所述第一输入/输出垫被耦合到所述分压器的输出，并且其中在所述第一输入/输出垫处接收的信号是在所述第一传输线的所述第一端部处接收的信号的衰减表示。
[0151]
14.根据权利要求13所述的系统，其中来自所述第一输入/输出垫的、被传导到所述第一传输线的所述第一端部的反射被所述第一电阻器衰减。
[0152]
15.根据权利要求11-14中任一项所述的系统，还包括：连续时间线性均衡器，被耦合到所述第一输入/输出垫，其中所述第一电阻器和所述第二电阻器被配置为频率响应线性化端接电路。
[0153]
16.根据权利要求11-15中任一项所述的系统，其中所述数据通信链路包括第二传输线，并且其中所述第一端接电路还包括：第三电阻器，具有耦合所述第二传输线的端部的第一端子，并且具有耦合到第二输入/输出垫的第二端子；以及第四电阻器，具有耦合到所述第二输入/输出垫的第一端子，并且具有耦合到所述第二电阻器的第二端子的第二端子，其中所述第三电阻器和所述第四电阻器提供与所述第二传输线的特征阻抗的标称值相匹配的组合电阻，并且其中所述第一输入/输出垫被耦合到所述接收器电路的第二输入，其中所述接收电路包括差分接收器。
[0154]
17.根据权利要求11-16中任一项所述的系统，其中所述第二端接电路包括：第五电阻器，具有耦合到所述第一传输线的第二端部的第一端子，并且具有耦合到第三输入/输出垫的第二端子；第六电阻器，具有耦合到所述第三输入/输出垫的第一端子；以及线路驱动电路，具有耦合到所述第六电阻器的第二端子的输出，其中所述第五电阻器和所述第六电阻器提供与所述第一传输线的特征阻抗的标称值相匹配的组合电阻。
[0155]
18.根据权利要求17所述的系统，其中所述线路驱动电路包括差分线路驱动器。
[0156]
19.一种端接传输线的方法，包括：将第一电阻器的第一端子耦合到第一传输线的
端部；以及将所述第一电阻器的第二端子耦合到第一输入/输出垫，其中第二电阻器的第一端子被耦合到所述第一输入/输出垫，并且其中所述第一电阻器和所述第二电阻器提供与所述第一传输线的特征阻抗的标称值相匹配的组合电阻。
[0157]
20.根据权利要求19所述的方法，其中接收电路的输入被耦合到所述第一输入/输出垫，并且其中所述第二电阻器的第二端子被耦合到电路接地或共模电压水平。
[0158]
21.根据权利要求20所述的方法，其中线路驱动电路的输出被耦合到所述第二电阻器的第二端子。
[0159]
22.根据权利要求19-21中任一项所述的方法，其中所述第二电阻器和所述第一输入/输出垫被提供在集成电路设备上，并且其中所述第一电阻器和所述第一传输线的所述端部位于所述集成电路设备外部。
[0160]
23.根据权利要求19-22中任一项所述的方法，其中所述第一电阻器和所述第二电阻器形成分压器，所述第一输入/输出垫被耦合到所述分压器的输出，并且其中在所述第一输入/输出垫处接收的信号是在所述第一传输线的所述端部处接收的信号的衰减表示。
[0161]
24.根据权利要求23所述的方法，其中来自所述第一输入/输出垫的、被传导到所述第一传输线的所述端部的反射被所述第一电阻器衰减。
[0162]
25.根据权利要求19-24中任一项所述的方法，还包括：将第三电阻器的第一端子耦合到第二传输线的端部；以及将所述第三电阻器的第二端子耦合到第二输入/输出垫，其中第四电阻器的第一端子被耦合到所述第二输入/输出垫，并且所述第四电阻器的第二端子被耦合到所述第三电阻器的第二端子，其中所述第三电阻器和所述第四电阻器提供与所述第二传输线的特征阻抗的标称值相匹配的组合电阻。
[0163]
26.根据权利要求25所述的方法，其中所述第一输入/输出垫和所述第二输入/输出垫被耦合到接收器电路的差分输入。
[0164]
27.根据权利要求25所述的方法，其中所述第一输入/输出垫和所述第二输入/输出垫通过对应的电阻器被耦合到驱动电路的差分输出。
[0165]
应当理解，所公开的过程中的步骤的特定顺序或层次是示例性方法的说明。基于设计偏好，应当理解，可以重新排列过程中的步骤的特定顺序或层次。此外，可以组合或省略一些步骤。所附方法权利要求以示例顺序呈现了各个步骤的元素，并且不意味着被限制于所呈现的特定顺序或层次。
[0166]
提供先前的描述以使本领域的任何技术人员能够实践本文描述的各个方面。对这些方面的各种修改对于本领域技术人员而言将是明显的，并且本文中定义的一般原理可以被应用于其他方面。因此，权利要求不旨在被限制于本文所示的方面，而是应当被赋予与语言权利要求一致的完整范围，其中除非特别声明，否则以单数形式提及元件并不旨在意指“一个且只有一个”，而是意指“一个或多个”。除非另有明确说明，否则术语“一些”是指一个或多个。本领域技术人员已知或以后将知道的，贯穿本公开所描述的各个方面的元件的所有结构和功能等同物均通过引用被明确地并入本文，并且旨在由权利要求覆盖。而且，无论在权利要求中是否明确叙述了本文公开的内容，都不旨在将其公开给公众。除非使用短语“用于
…
的部件”明确地叙述该元素，否则任何权利要求元素都不应当被解释为部件加功能。
技术特征：1.一种装置，包括：第一电阻器，具有耦合到第一传输线的端部的第一端子，并且具有耦合到第一输入/输出垫的第二端子；以及第二电阻器，具有耦合到所述第一输入/输出垫的第一端子，其中所述第一电阻器和所述第二电阻器提供与所述第一传输线的特征阻抗的标称值相匹配的组合电阻。2.根据权利要求1所述的装置，还包括：接收电路，具有耦合到所述第一输入/输出垫的输入，其中所述第二电阻器的第二端子被耦合到电路接地或共模电压水平。3.根据权利要求1所述的装置，还包括：线路驱动电路，具有耦合到所述第二电阻器的第二端子的输出。4.根据权利要求1所述的装置，其中所述第二电阻器和所述第一输入/输出垫被提供在集成电路设备上，并且其中所述第一电阻器和所述第一传输线的所述端部位于所述集成电路设备外部。5.根据权利要求1所述的装置，其中所述第一电阻器和所述第二电阻器形成分压器，所述第一输入/输出垫被耦合到所述分压器的输出，并且其中在所述第一输入/输出垫处接收的信号是在所述第一传输线的所述端部处接收的信号的衰减表示。6.根据权利要求5所述的装置，其中来自所述第一输入/输出垫的、被传导到所述第一传输线的所述端部的反射被所述第一电阻器衰减。7.根据权利要求1所述的装置，还包括：连续时间线性均衡器，被耦合到所述第一输入/输出垫，其中所述第一电阻器和所述第二电阻器被配置作为频率响应线性化端接电路。8.根据权利要求1所述的装置，还包括：第三电阻器，具有耦合到第二传输线的端部的第一端子，并且具有耦合到第二输入/输出垫的第二端子；以及第四电阻器，具有耦合到所述第二输入/输出垫的第一端子，并且具有耦合到所述第二电阻器的第二端子的第二端子，其中所述第三电阻器和所述第四电阻器提供与所述第二传输线的特征阻抗的标称值相匹配的组合电阻。9.根据权利要求8所述的装置，其中所述第一输入/输出垫和所述第二输入/输出垫被耦合到接收器电路的差分输入。10.根据权利要求8所述的装置，其中所述第一输入/输出垫和所述第二输入/输出垫通过对应的电阻器被耦合到驱动电路的差分输出。11.一种用于数据通信的系统，包括：数据通信链路，包括第一传输线；第一集成电路设备，所述第一集成电路设备通过第一端接电路被耦合到所述数据通信链路的第一端部；以及第二集成电路设备，所述第二集成电路设备通过第二端接电路被耦合到所述数据通信链路的第二端部，
其中所述第一端接电路包括：第一电阻器，具有耦合到所述第一传输线的第一端部的第一端子，并且具有耦合到第一输入/输出垫的第二端子；第二电阻器，具有耦合到所述第一输入/输出垫的第一端子；以及接收电路，具有耦合到所述第一输入/输出垫的第一输入，其中所述第二电阻器的第二端子被耦合到电路接地或共模电压水平，并且其中所述第一电阻器和所述第二电阻器提供与所述第一传输线的特征阻抗的标称值相匹配的组合电阻。12.根据权利要求11所述的系统，其中所述第二电阻器和所述第一输入/输出垫被设置在所述第一集成电路设备内，并且其中所述第一电阻器和所述第一传输线的所述第一端部位于所述第一集成电路设备外部。13.根据权利要求11所述的系统，其中所述第一电阻器和所述第二电阻器形成分压器，所述第一输入/输出垫被耦合到所述分压器的输出，并且其中在所述第一输入/输出垫处接收的信号是在所述第一传输线的所述第一端部处接收的信号的衰减表示。14.根据权利要求13所述的系统，其中来自所述第一输入/输出垫的、被传导到所述第一传输线的所述第一端部的反射被所述第一电阻器衰减。15.根据权利要求11所述的系统，还包括：连续时间线性均衡器，被耦合到所述第一输入/输出垫，其中所述第一电阻器和所述第二电阻器被配置作为频率响应线性化端接电路。16.根据权利要求11所述的系统，其中所述数据通信链路包括第二传输线，并且其中所述第一端接电路还包括：第三电阻器，所述第三电阻器具有耦合到所述第二传输线的端部的第一端子，并且具有耦合到第二输入/输出垫的第二端子；以及第四电阻器，所述第四电阻器具有耦合到所述第二输入/输出垫的第一端子，并且具有耦合到所述第二电阻器的第二端子的第二端子，其中所述第三电阻器和所述第四电阻器提供与所述第二传输线的特征阻抗的标称值相匹配的组合电阻，并且其中所述第一输入/输出垫被耦合到所述接收器电路的第二输入，其中所述接收电路包括差分接收器。17.根据权利要求11所述的系统，其中所述第二端接电路包括：第五电阻器，具有耦合到所述第一传输线的第二端部的第一端子，并且具有耦合到第三输入/输出垫的第二端子；第六电阻器，具有耦合到所述第三输入/输出垫的第一端子；以及线路驱动电路，具有耦合到所述第六电阻器的第二端子的输出，其中所述第五电阻器和所述第六电阻器提供与所述第一传输线的特征阻抗的标称值相匹配的组合电阻。18.根据权利要求17所述的系统，其中所述线路驱动电路包括差分线路驱动器。19.一种端接传输线的方法，包括：将第一电阻器的第一端子耦合到第一传输线的端部；以及将所述第一电阻器的第二端子耦合到第一输入/输出垫，其中第二电阻器的第一端子
被耦合到所述第一输入/输出垫，并且其中所述第一电阻器和所述第二电阻器提供与所述第一传输线的特征阻抗的标称值相匹配的组合电阻。20.根据权利要求19所述的方法，其中接收电路的输入被耦合到所述第一输入/输出垫，并且其中所述第二电阻器的第二端子被耦合到电路接地或共模电压水平。21.根据权利要求19所述的方法，其中线路驱动电路的输出被耦合到所述第二电阻器的第二端子。22.根据权利要求19所述的方法，其中所述第二电阻器和所述第一输入/输出垫被提供在集成电路设备上，并且其中所述第一电阻器和所述第一传输线的所述端部位于所述集成电路设备外部。23.根据权利要求19所述的方法，其中所述第一电阻器和所述第二电阻器形成分压器，所述第一输入/输出垫被耦合到所述分压器的输出，并且其中在所述第一输入/输出垫处接收的信号是在所述第一传输线的所述端部处接收的信号的衰减表示。24.根据权利要求23所述的方法，其中来自所述第一输入/输出垫的、被传导到所述第一传输线的所述端部的反射被所述第一电阻器衰减。25.根据权利要求19所述的方法，还包括：将第三电阻器的第一端子耦合到第二传输线的端部；以及将所述第三电阻器的第二端子耦合到第二输入/输出垫，其中第四电阻器的第一端子被耦合到所述第二输入/输出垫，并且所述第四电阻器的第二端子被耦合到所述第三电阻器的第二端子，其中所述第三电阻器和所述第四电阻器提供与所述第二传输线的特征阻抗的标称值相匹配的组合电阻。26.根据权利要求25所述的方法，其中所述第一输入/输出垫和所述第二输入/输出垫被耦合到接收器电路的差分输入。27.根据权利要求25所述的方法，其中所述第一输入/输出垫和所述第二输入/输出垫通过对应的电阻器被耦合到驱动电路的差分输出。
技术总结一种用于高频传输线的端接，包括具有耦合到传输线(1210)的第一端部的第一端子和耦合到第一输入/输出垫(1212)的第二端子的第一电阻器(1214)，并且包括具有耦合到第一输入/输出垫(1212)的第一端子的第二电阻器(1216)。第一电阻器(1214)和第二电阻器(1216)可以提供与传输线(1210)的特征阻抗的标称值相匹配的组合电阻。装置可以包括具有耦合到传输线的第二端部的第一端子和耦合到第二输入/输出垫的第二端子的第三电阻器，并且包括具有耦合到第二输入/输出垫的第一端子的第四电阻器。第三电阻器和第四电阻器可以提供与传输线的特征阻抗的标称值相匹配的组合电阻。阻抗的标称值相匹配的组合电阻。阻抗的标称值相匹配的组合电阻。
技术研发人员：李哲圭 H
受保护的技术使用者：高通股份有限公司
技术研发日：2021.03.17
技术公布日：2022/11/1
