1.本发明涉及一种集成芯片架构，尤其是一种多芯片模块(multi-chip module，mcm)。
背景技术：2.目前的多芯片模块内的多芯片之间可例如是通过多芯片之间分别的通用输入输出(general purpose input/output，gpio)接脚与多个走线进行连接，以实现多芯片之间通信。然而，由于gpio接脚仅支持点对点的通信架构，因此多芯片之间连接与走线配置往往会形成复杂的路由。因此，如何节省多芯片模块内的走线配置空间以及路由的复杂度，以实现多芯片模块内的高密度芯片配置及路由简化是本领域目前重要的课题。
技术实现要素：3.本发明是针对一种多芯片模块，可实现多芯片之间的通信功能，并且可有效降低多芯片模块内的多个芯片之间的路由电路的复杂度。
4.根据本发明的实施例，本发明的多芯片模块包括单一内部走线以及多个芯片。多个芯片包括主芯片以及至少一从芯片。多个芯片分别包括第一双向传输器电路以及第一输入输出接垫。多个芯片分别的第一双向传输器电路耦接第一输入输出接垫，并且多个芯片分别的第一输入输出接垫耦接单一内部走线，以使多个芯片通过单一内部走线进行通信。
5.基于上述，本发明的多芯片模块可通过多个芯片分别的第一双向传输器电路以及第一输入输出接垫来耦接多芯片模块内的单一内部走线，以实现多芯片之间的通信功能，并且可有效降低多芯片模块内的路由电路的复杂度。
6.为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
7.图1a是本发明的一实施例的多芯片模块的示意图；
8.图1b是本发明的另一实施例的多芯片模块的示意图；
9.图1c是本发明的又一实施例的多芯片模块的示意图；
10.图2是本发明的一实施例的双向传输器电路的电路示意图；
11.图3是本发明的另一实施例的双向传输器电路的电路示意图。
12.附图标记说明
13.100：多芯片模块；
14.101：内部走线；
15.102、102’、102_1～102_4：外部走线；
16.110_1～110_4:芯片；
17.200、300：双向传输器电路；
18.201、301：输入输出接垫；
19.210、310：驱动电路；
20.220、320：取样电路；
21.230、330：发送端电路；
22.240、340：接收端电路；
23.311：驱动晶体管；
24.321：电阻；
25.331：逻辑电路；
26.332：放大器电路；
27.341：施密特触发器电路；
28.350：继电器；
29.351：可变电阻；
30.360、370：静电防护电路；
31.361、362、371、372：二极管；
32.tx_en、rx_en、odt_en：致能信号；
33.din：输入信号；
34.dout：输出信号；
35.cntl：控制信号；
36.term_s：设定信号。
具体实施方式
37.现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在图式和描述中用来表示相同或相似部分。
38.图1a是本发明的一实施例的多芯片模块的示意图。参考图1a，多芯片模块(multi-chip module，mcm)100可包括多个芯片(或指多个裸晶(die))110_1～110_4。在本实施例中，芯片110_1～110_4可分别包括第一双向传输器电路以及第一输入输出接垫。芯片110_1～110_4分别的第一双向传输器电路耦接第一输入输出接垫，并且芯片110_1～110_4分别的第一输入输出接垫耦接单一内部走线101(或称单一汇流排(bus))。芯片110_1～110_4可通过分别的第一双向传输器电路来实现芯片110_1～110_4之间的数据传输，以实现一种多芯片通信架构，并且可有效降低芯片110_1～110_4之间的路由电路的复杂度。然而，本发明的多芯片模块100内所封装的芯片数量并不限于图1a所示。图1a仅用于示例性的说明多芯片之间的路由方式。
39.另外，在一实施例中，芯片110_1～110_4还可分别包括第二双向传输器电路以及第二输入输出接垫。芯片110_1～110_4分别的第二双向传输器电路耦接第二输入输出接垫，并且芯片110_1～110_4分别的第二输入输出接垫可耦接单一外部走线102。芯片110_1～110_4可通过分别的第二双向传输器电路来实现芯片110_1～110_4与外部电路之间的数据传输，因此也可有效降低芯片110_1～110_4与外部电路之间的路由电路的复杂度。
40.另外，参考图1b，图1b是本发明的另一实施例的多芯片模块的示意图。在另一实施例中，单一内部走线101还可直接耦接单一外部走线102’。参考图1c，图1c是本发明的又一
实施例的多芯片模块的示意图。在又一实施例中，芯片110_1～110_4分别的第二输入输出接垫也可各自耦接不同的外部走线102_1～102_4。对此，以下实施例将以图1a作为范例说明，并且图1b以及图1c的走线形式亦可适用于以下个实施例。
41.图2是本发明的一实施例的双向传输器电路的电路示意图。先参考图2，图1a的芯片110_1～110_4的每一个的第一双向传输器电路以及第一输入输出接垫可实现如图2所示的双向传输器电路200以及输入输出接垫201。在本实施例中，双向传输器电路200可包括驱动电路210、取样电路220、发送端电路230以及接收端电路240。驱动电路210耦接输入输出接垫201以及发送端电路230。取样电路220耦接输入输出接垫201以及接收端电路240。输入输出接垫201可耦接如图1a所示的单一内部走线101。
42.在本实施例中，当发送端电路230接收致能信号tx_en以及输入信号din(数字信号)时，发送端电路230可启动数据发送功能，并且可根据输入信号din并利用驱动电路210将对应的电压信号(模拟信号)输出至输入输出接垫201。在本实施例中，当接收端电路240接收致能信号rx_en时，接收端电路240可启动数据接收功能，并且可通过取样电路220取得由输入输出接垫201接收的电压信号(模拟信号)，以将电压信号转换为对应的输出信号dout(数字信号)。如此一来，双向传输器电路200可通过单一输入输出接垫201来实现数据发送操作以及数据接收操作。
43.接着参考图1a，芯片110_1可例如作为主(master)芯片，并且芯片110_2～110_4可例如作为从(slave)芯片。芯片110_1～110_4可预设芯片编号(id)，以便后端处理电路可根据芯片编号识别这些芯片110_1～110_4，以及可个别设定对应的数据传输时序。具体而言，当芯片110_1欲发送数据信号至芯片110_2～110_4的至少其中之一时，芯片110_1的双向传输器电路的发送端电路可被致能(其他芯片的发送端电路可被禁能)，并且可通过芯片110_1的双向传输器电路的驱动电路以及输入输出接垫发送对应的电压信号至单一内部走线101。并且，芯片110_2～110_4的至少其中之一的双向传输器电路的接收端电路可被致能(其他芯片的接收端电路可被禁能)，以通过各自的双向传输器电路的取样电路以及输入输出接垫接收由单一内部走线101传输的所述对应的电压信号。
44.并且，当芯片110_2～110_4的其中之一欲发送数据信号至芯片110_1时，芯片110_2～110_4的其中之一的双向传输器电路的发送端电路可被致能(其他芯片的发送端电路可被禁能)，并且可通过芯片110_2～110_4的所述其中之一的双向传输器电路的驱动电路以及输入输出接垫发送对应的电压信号至单一内部走线101。并且，芯片110_1的双向传输器电路的接收端电路可被致能(其他芯片的接收端电路可被禁能)，以通过双向传输器电路的取样电路以及输入输出接垫接收由单一内部走线101传输的所述对应的电压信号。
45.另外，在一实施例中，图1a的芯片110_1～110_4的每一个的第二双向传输器电路以及第二输入输出接垫也可实现如图2所示的双向传输器电路200以及输入输出接垫201，以通过单一外部走线102或不同外部走线与外部电路进行通信。
46.图3是本发明的一实施例的双向传输器电路的电路示意图。参考图3，图2的双向传输器电路的内部具体电路可实现如图3所示的电路架构。在本实施例中，双向传输器电路300可包括驱动电路310、取样电路320、发送端电路330、接收端电路340、继电器350、静电防护电路360以及静电防护电路370。
47.在本实施例中，驱动电路310可包括驱动晶体管311，其中驱动晶体管311可为n型
晶体管。驱动晶体管311可作为下拉(pull-down)驱动器。驱动晶体管311的第一端耦接输入输出接垫301。驱动晶体管311的第二端耦接第一参考电压(例如接地端电压)。驱动晶体管311的控制端耦接发送端电路330。
48.在本实施例中，取样电路320可包括电阻321。电阻321的第一端耦接输入输出接垫301，并且电阻321的第二端耦接接收端电路340。
49.在本实施例中，发送端电路330可包括逻辑电路331以及放大器电路332。逻辑电路331耦接放大器电路332的输入端，并且放大器电路332的输出端耦接驱动电路330的驱动晶体管311的控制端。在本实施例中，逻辑电路331可接收控制信号cntl、致能信号tx_en以及输入信号din。
50.在本实施例中，接收端电路340可包括施密特触发器(schmitt trigger)电路341。施密特触发器电路341耦接取样电路320的电阻321。在本实施例中，施密特触发器电路341可接收致能信号rx_en，并且可输出输出信号dout。
51.在本实施例中，继电器350可包括可变电阻351。可变电阻351可耦接驱动电路310以及输入输出接垫301。可变电阻351可耦接在驱动电路310以及第二参考电压(例如操作电压vdd)之间。继电器350可作为片内终结终端(on-dietermination，odt)。可变电阻351可例如操作在1千(k)欧姆(ohm)至20k欧姆之间或更高。
52.在本实施例中，静电防护电路360可包括二极管361以及二极管362。二极管361的阴极(cathode)可耦接第二参考电压，并且二极管361的阳极(anode)可耦接输入输出接垫301。二极管362的阴极可耦接输入输出接垫301，并且二极管361的阳极可耦接第一参考电压。静电防护电路360可设置在驱动电路310以及输入输出接垫301之间，以实现静电保护功能。
53.在本实施例中，静电防护电路370可包括二极管361以及二极管362。二极管361的阴极(cathode)可耦接第二参考电压，并且二极管361的阳极(anode)可耦接输入输出接垫301。二极管362的阴极可耦接输入输出接垫301，并且二极管361的阳极可耦接第一参考电压。静电防护电路370可设置在取样电路320以及接收端电路340之间，以实现静电保护功能。
54.在本实施例中，输入输出接垫301、驱动晶体管311、施密特触发器电路341以及继电器350可形成漏极开路(open drain)输入输出电路。当驱动晶体管311以及施密特触发器电路341被禁能(disable)时，继电器350的可变电阻的电阻值可上拉。当驱动晶体管311或施密特触发器电路341被致能(enable)时，继电器350的可变电阻的电阻值可下拉。
55.具体而言，搭配参考以下表1，逻辑电路331可根据控制信号cntl控制逻辑电路331的操作模式，并且可根据致能信号tx_en(致能信号tx_en例如对应于数值“1”)开启数据发送操作。当逻辑电路331接收到输入信号din(数字信号)时，逻辑电路331可根据输入信号din(例如对应于数据data1)产生对应的电压信号，并且提供至放大器电路332，以使放大器电路332将放大的电压信号提供至驱动晶体管311的控制端。同时，可变电阻351可接收致能信号odt_en(致能信号odt_en例如对应于数值“1”)，以开启odt功能，并且可接收设定信号term_s，以根据设定信号term_s设定电阻值大小。另外，施密特触发器电路341可根据致能信号rx_en(致能信号rx_en例如对应于数值“1”)操作在禁能状态，并且无输出信号dout(以“x”代表)。如此一来，驱动晶体管311可根据控制端的电压大小来决定流经第二参考电压、
可变电阻351、驱动晶体管311以及第一参考电压之间的电流的电流值大小，并且所述电流以及可变电阻351的电阻值大小可决定从输入输出接垫301输出的电压信号(模拟信号)的电压值。
56.tx_endinodt_enrx_endout1data110x
57.表1
58.并且，搭配参考以下表2，施密特触发器电路341可根据致能信号rx_en(致能信号rx_en例如对应于数值“1”)开启数据接收操作。当输入输出接垫301接收到电压信号时，流经电阻321的电流可对应于输入输出接垫301接收到的电压信号。另外，逻辑电路331可根据致能信号tx_en(致能信号tx_en例如对应于数值“0”)操作在禁能状态，可变电阻351可接收致能信号odt_en(致能信号odt_en例如对应于数值“0”)，以关闭odt功能，并且无输入信号din(以“x”代表)。如此一来，施密特触发器电路341接收到的电压信号可根据所述电流流经电阻321所产生的电压值来决定，并且施密特触发器电路341可将电压信号(模拟信号)转换为对应的输出信号dout(数字信号)。
59.tx_endinodt_enrx_endout0x01data2
60.表2
61.因此，再参考图1a，图1a的芯片110_1～110_4可分别包括如图3的双向传输器电路300以及输入输出接垫301。当芯片110_1欲发送数据信号至芯片110_2～110_4的至少其中之一时，芯片110_1的双向传输器电路的发送端电路以及继电器可分别接收致能信号tx_en以及致能信号odt_en而被致能(其他芯片的发送端电路以及继电器可被禁能)，以使芯片110_1的双向传输器电路的驱动电路以及输入输出接垫可发送对应的电压信号至单一内部走线101。并且，芯片110_2～110_4的至少其中之一的双向传输器电路的接收端电路可接收致能信号rx_en而被致能(其他芯片的接收端电路可被禁能)，以通过各自的双向传输器电路的取样电路以及输入输出接垫接收由单一内部走线101传输的所述对应的电压信号。
62.并且，当芯片110_2～110_4的其中之一欲发送数据信号至芯片110_1时，芯片110_2～110_4的其中之一的双向传输器电路的发送端电路以及继电器可分别接收致能信号tx_en以及致能信号odt_en而被致能(其他芯片的发送端电路以及继电器可被禁能)，以使芯片110_2～110_4的所述其中之一的双向传输器电路的驱动电路以及输入输出接垫可发送对应的电压信号至单一内部走线101。并且，芯片110_1的双向传输器电路的接收端电路可接收致能信号rx_en而被致能(其他芯片的接收端电路可被禁能)，以通过双向传输器电路的取样电路以及输入输出接垫接收由单一内部走线101传输的所述对应的电压信号。
63.因此，本实施例的双向传输器电路300可实现有效的数据发送以及数据接收功能，而可使如图1a所示的多芯片模块100内分别配置有双向传输器电路300的多个芯片110_1～110_4可实现有效的多芯片通信架构。
64.综上所述，本发明的多芯片模块可通过多个芯片分别的双向传输器电路以及单一输入输出接垫来通过单一内部走线传输或接收信号，以实现多个芯片之间的通信功能。并且，由于多芯片模块内通过单一内部走线来连接多个芯片，因此本发明的多芯片模块还具有可有效降低多芯片模块内的路由电路的复杂度以及芯片制造成本的特点。
65.最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
技术特征：1.一种多芯片模块，其特征在于，包括：单一内部走线；以及多个芯片，包括主芯片以及至少一从芯片，并且所述多个芯片分别包括第一双向传输器电路以及第一输入输出接垫，其中所述多个芯片分别的所述第一双向传输器电路耦接所述第一输入输出接垫，并且所述多个芯片分别的所述第一输入输出接垫耦接所述单一内部走线，以使所述多个芯片通过所述单一内部走线进行通信。2.根据权利要求1所述的多芯片模块，其特征在于，所述多个芯片还分别包括第二双向传输器电路以及第二输入输出接垫，其中所述多个芯片分别的所述第二双向传输器电路耦接所述第二输入输出接垫，并且所述多个芯片分别的所述第二输入输出接垫耦接单一外部走线。3.根据权利要求1所述的多芯片模块，其特征在于，所述多个芯片还分别包括第二双向传输器电路以及第二输入输出接垫，其中所述多个芯片分别的所述第二双向传输器电路耦接所述第二输入输出接垫，并且所述多个芯片分别的所述第二输入输出接垫耦接不同外部走线。4.根据权利要求1所述的多芯片模块，其特征在于，所述第一双向传输器电路包括：驱动电路，耦接所述第一输入输出接垫；取样电路，耦接所述第一输入输出接垫；发送端电路，耦接所述驱动电路；以及接收端电路，耦接所述取样电路。5.根据权利要求4所述的多芯片模块，其特征在于，所述驱动电路包括驱动晶体管，其中所述驱动晶体管的第一端耦接所述第一输入输出接垫，所述驱动晶体管的第二端耦接参考电压，并且所述驱动晶体管的控制端耦接所述发送端电路。6.根据权利要求4所述的多芯片模块，其特征在于，所述取样电路包括电阻，其中所述电阻的第一端耦接所述第一输入输出接垫，并且所述电阻的第二端耦接所述接收端电路。7.根据权利要求4所述的多芯片模块，其特征在于，所述发送端电路包括逻辑电路以及放大器电路，其中所述逻辑电路耦接所述放大器电路的输入端，并且所述放大器电路的输出端耦接所述驱动电路。8.根据权利要求4所述的多芯片模块，其特征在于，所述接收端电路包括施密特触发器电路，并且所述施密特触发器电路耦接所述取样电路。9.根据权利要求4所述的多芯片模块，其特征在于，所述第一双向传输器电路还包括可变电阻，其中所述可变电阻耦接所述驱动电路以及所述第一输入输出接垫。10.根据权利要求4所述的多芯片模块，其特征在于，所述第一双向传输器电路还包括第一静电防护电路以及第二静电防护电路，其中所述第一静电防护电路耦接所述驱动电路、所述取样电路以及所述第一输入输出接垫，所述第二静电防护电路耦接所述取样电路以及所述接收端电路。11.根据权利要求1所述的多芯片模块，其特征在于，所述单一内部走线还耦接单一外部走线。
技术总结本发明提供一种多芯片模块。多芯片模块包括单一内部走线以及多个芯片。多个芯片包括主芯片以及至少一从芯片。多个芯片分别包括第一双向传输器电路以及第一输入输出接垫。多个芯片分别的第一双向传输器电路耦接第一输入输出接垫。多个芯片分别的第一输入输出接垫耦接单一内部走线，以使多个芯片通过单一内部走线进行通信。因此，本发明的多芯片模块可实现一种多芯片通信架构，并且可有效降低多芯片模块内的多个芯片之间的路由电路的复杂度。内的多个芯片之间的路由电路的复杂度。内的多个芯片之间的路由电路的复杂度。
技术研发人员：ꢀ(74)专利代理机构
受保护的技术使用者：上海壁仞智能科技有限公司
技术研发日：2022.07.11
技术公布日：2022/11/1
