1.本发明涉及肖特基二极管技术领域，具体涉及一种肖特基二极管及其制造方法。
背景技术：2.现有的肖特基二极管，可以实现接近的理想因子和较高的肖特基势垒，但是反向加压时有严重的漏电，并且关态电流随着反向电压的增加快速上升，也使器件容易被击穿。
技术实现要素：3.本发明主要解决的技术问题是现有的肖特基二极管存在反向加压漏电与击穿的技术问题。
4.根据第一方面，一种实施例中提供一种肖特基二极管，包括：第一金属层、钝化层、半导体层以及第二金属层；
5.第一金属层形成在衬底上，第一金属层为高功函数金属；
6.钝化层至少部分形成在第一金属层上，形成在第一金属层上的钝化层具有与第一金属层连接的成型斜面；
7.半导体层至少部分形成在成型斜面上，半导体层具有高出成型斜面顶部的侧壁，侧壁位于第一金属层上方，钝化层将侧壁与第一金属层隔离；半导体层与第一金属层之间形成肖特基接触；
8.第二金属层与半导体层之间形成欧姆接触，第二金属层为低功函数金属。
9.根据第二方面，一种实施例中提供一种肖特基二极管的制造方法，包括：
10.在衬底上形成第一金属层，第一金属层为高功函数金属；
11.在第一金属层上形成钝化层，对钝化层进行图案化处理，形成与第一金属层连接的成型斜面；
12.至少在第一金属层上形成半导体层，半导体层至少部分形成在成型斜面上，半导体层具有高出成型斜面顶部的侧壁，侧壁位于第一金属层上方，钝化层将侧壁与第一金属层隔离；半导体层与第一金属层之间形成肖特基接触；
13.在半导体层上形成第二金属层，第二金属层与半导体层接触并形成欧姆接触，第二金属层为低功函数金属。
14.依据上述实施例的肖特基二极管及其制造方法，通过在钝化层的成型斜面上形成半导体层，保证半导体层与第一金属层接触的部位不采用刻蚀形成，采用刻蚀形成的侧壁与第一金属层之间被钝化层隔离开，从而杜绝侧壁产生的漏电问题。
附图说明
15.图1为现有的肖特基二极管的结构示意图；
16.图2为现有的肖特基二极管在不同缺陷态下的电学特征曲线示意图；
17.图3为一种实施例提供的肖特基二极管的结构示意图；
18.图4为一种实施例提供的另一种肖特基二极管的结构示意图；
19.图5为图1与图3所示的肖特基二极管的电学特征曲线对比示意图
20.图6为一种实施例提供的肖特基二极管的制造方法的流程图；
21.图7为一种实施例提供的肖特基二极管的制造方法的过程示意图(一)；
22.图8为一种实施例提供的肖特基二极管的制造方法的过程示意图(二)；
23.图9为一种实施例提供的肖特基二极管的制造方法的过程示意图(三)；
24.图10为一种实施例提供的肖特基二极管的制造方法的过程示意图(四)；
25.图11为一种实施例提供的肖特基二极管的制造方法的过程示意图(五)。
26.附图标记：1-衬底；2-第一金属层；3-半导体层；31-侧壁；4-钝化层；40-成型槽；41-成型斜面；5-第二金属层。
具体实施方式
27.下面通过具体实施方式结合附图对本发明作进一步详细说明。其中不同实施方式中类似元件采用了相关联的类似的元件标号。在以下的实施方式中，很多细节描述是为了使得本技术能被更好的理解。然而，本领域技术人员可以毫不费力的认识到，其中部分特征在不同情况下是可以省略的，或者可以由其他元件、材料、方法所替代。在某些情况下，本技术相关的一些操作并没有在说明书中显示或者描述，这是为了避免本技术的核心部分被过多的描述所淹没，而对于本领域技术人员而言，详细描述这些相关操作并不是必要的，他们根据说明书中的描述以及本领域的一般技术知识即可完整了解相关操作。
28.另外，说明书中所描述的特点、操作或者特征可以以任意适当的方式结合形成各种实施方式。同时，方法描述中的各步骤或者动作也可以按照本领域技术人员所能显而易见的方式进行顺序调换或调整。因此，说明书和附图中的各种顺序只是为了清楚描述某一个实施例，并不意味着是必须的顺序，除非另有说明其中某个顺序是必须遵循的。
29.本文中为部件所编序号本身，例如“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。而本技术所说“连接”、“联接”，如无特别说明，均包括直接和间接连接(联接)。
30.如图1所示，现有的垂直结构的肖特基二极管，可以实现接近1的理想因子和较高的肖特基势垒，但是在反向加压的时候，肖特基二极管会出现较大的漏电流，甚至被击穿。现有的一些肖特基二极管通过增加guard ring(保护环)或field plate(场板)结构可适当降低漏电，这两种结构一方面是保护环或场板的材料选择困难，一般使用多晶硅，另一方面是增加工艺复杂度并且使载流子输运机制变得复杂，以及工艺温度一般到比较高。当半导体层3为n型半导体时，场板可以采用氧化镍或者p型多晶硅，其中氧化镍不稳定，一般采用p型多晶硅，而p型多晶硅的成型温度高，大于350度，不属于半导体领域的低温工艺，且多晶硅还需要掺杂后才能形成保护环，需要额外的工艺。而场板需要设置在钝化层4的顶部，沿图示的左右方向需要具有一定宽度，会增加器件的横向尺寸，且场板一般需要搭配场限环使用才能获得更好的电场调制效果，场限环需要额外的工艺形成(离子注入)，也会增加器件的体积。需要说明的是，额外的工艺指常规肖特基二极管不涉及的工艺，例如多晶硅的沉积、掺杂等，具体指的是工艺类型，必要时还可以包括同类型工艺不同的工艺参数。
31.本技术通过针对肖特基二极管的成型工艺进行分析，如图1所示，常规的肖特基二
极管在衬底1上依次形成第一金属层2、半导体层3、钝化层4以及第二金属层5。本技术认为是半导体层3成膜后需要利用干法刻蚀或者湿法刻蚀进行图案化处理，半导体层3的侧壁31是在经历腐蚀或者离子轰击的情况下形成，因此，半导体层3侧壁31有大量的缺陷态。本技术认为，正是这些缺陷态导致器件出现漏电流，通过进一步分析，本技术认为在负偏压提供的电场作用下，大量的电子会通过缺陷态隧穿到半导体层3中，使得半导体层3边缘(对应侧壁31的位置)有严重的漏电。
32.如图2所示，本技术首先采用tcad仿真，针对不同程度的缺陷态进行仿真，可以看到，半导体层3的边缘缺陷态密度(dos)越大，负电压下漏电流越大，上翘越明显。
33.在本发明实施例中，通过改变肖特基二极管的成型工艺，先形成钝化层4，后形成半导体层3，通过在钝化层4的成型斜面41上形成半导体层3，以使得半导体层3与第一金属层2接触的部分未经刻蚀，并不存在缺陷态，而经过刻蚀形成的侧壁31，被钝化层4隔离开，侧壁31与第一金属层2之间被隔离，从而彻底杜绝侧壁31的漏电问题。
34.实施例一：
35.请参考图3与图4，本实施例提供一种肖特基二极管，肖特基二极管可以包括：第一金属层2、钝化层4、半导体层3以及第二金属层5。本技术提供的肖特基二极管可以是如图3所示的垂直结构的肖特基二极管，也可以是如图4所示的水平结构的肖特基二极管。
36.第一金属层2形成在衬底1上，第一金属层2为高功函数金属。衬底1可以是硬质材料，如硅，二氧化硅等；也可以是柔性衬底，如塑料、纸等。常用的高功函数金属有铂、钯、金或氧化银。常见的半导体层3，比如金属氧化物、碳纳米管、钙钛矿、非晶硅或单晶硅，都可以用以上金属。第一金属层2的厚度可以是半导体层3的一半厚度。
37.钝化层4至少部分形成在第一金属层2上，形成在第一金属层2上的钝化层4具有与第一金属层2连接的成型斜面41；钝化层4可以采用至少一种绝缘层材料，如二氧化硅，氮化硅，氧化铪，氧化铝等。
38.半导体层3至少部分形成在成型斜面41上，半导体层3具有高出成型斜面41顶部的侧壁31，侧壁31或者是直接与钝化层4顶面接触(对应图3的垂直结构)，侧壁31位于第一金属层2上方，钝化层4将侧壁31与第一金属层2隔离；半导体层3与第一金属层2之间形成肖特基接触。半导体层3可以包括至少一层叠层设置的半导体材料层；半导体层3的材料可以为金属氧化物(如氮化镓、砷化镓，一般为非晶)、单晶硅或非晶硅。在本技术中，半导体层3的厚度并不限制，一般可以是大于或等于第一金属层2的厚度，例如第一金属层2的厚度为60nm，半导体层3的厚度为100nm。
39.例如，如图3与图8所示，肖特基二极管为垂直结构的肖特基二极管；钝化层4具有贯通至第一金属层2的成型槽40，成型槽40居中设置在第一金属层2上，成型槽40具有两个对称的成型斜面41。半导体层3形成在成型槽40，且半导体层3的顶面高出成型槽40的顶部，半导体层3高出成型槽40的部分的两侧分别具有侧壁31，侧壁31通过刻蚀后形成。
40.又例如，如图4所示，肖特基二极管为水平结构的肖特基二极管；钝化层4的成型斜面41与第一金属层2位于衬底1的一侧，第二金属层5位于另一侧；半导体层3部分形成在第一金属层2上、部分形成在衬底1上，且半导体层3至少部分形成在成型斜面41上；第二金属层5远离第一金属层2设置在半导体层3的一侧。水平结构的肖特基二极管，形成半导体层3后，需要重新在半导体层3的顶面覆盖一层钝化层4。此时，如图4所示，形成在第一金属层2
上的钝化层4指的是侧壁31底端至第一金属层2顶面的部分，该厚度对应成型斜面41的垂直高度。可以结合图3的钝化层4，与图4的重叠部分来确定。
41.第二金属层5与半导体层3之间形成欧姆接触，第二金属层5为低功函数金属。例如，如图3所示，第二金属层5居中设置在半导体层3上，且第二金属层5包裹半导体层3的侧壁31。又例如，第二金属层5远离第一金属层2设置在半导体层3的一侧，半导体层3的另一个原理第一金属层2的侧壁31，被第二金属层5包裹。第二金属层5的厚度可以是半导体层3的一半厚度。
42.在本实施例中，通过改变钝化层4和半导体层3的成膜顺序，先形成钝化层4薄膜，再形成半导体层3薄膜。使得半导体层3经过湿法刻蚀的侧壁31远离第一金属层2，避免在半导体层3的侧壁31形成差的肖特基接触。并且使用第二金属层5完全包裹半导体层3，使得侧壁31更易与第二金属层5形成欧姆接触，避免漏电的产生，从而彻底杜绝了侧壁31的漏电。
43.如图5所示，以图3所示的肖特基二极管为例，与图1所示的肖特基二极管(对应图2的极低dos结构)进行实验测试对比两者的电学特征曲线。可看到，两个结构的电流密度与电压的关系，在反向电压为1.5v时，现有的如图1所示的结构，就算是极低dos的情况下，漏电流的密度约为10-6
a/cm2，而本技术如图3所示的结构，漏电流的密度约为10-7
a/cm2，漏电流下降接近一个数量级。且在正向电压为1.5v时，而本技术如图3所示的结构的电流密度更大，器件性能更好，开态电流更符合热电子发射的理论公式。
44.一种实施例中，以图3所示的结构为例说明，成型斜面41与第一金属层2之间的夹角可以为60
°‑
70
°
，由于钝化层4较于半导体层3先形成，因此，钝化层4的成型斜面41的坡度是可以进行调节，在本技术中，钝化层4的成型斜面41通过干法刻蚀或湿法刻蚀形成，基于干法刻蚀更好控制横向刻蚀比，具体可以通过调整干法刻蚀的横向刻蚀比来改变钝化层4与半导体层3接触面的坡度，随着角度从90
°
到0
°
变化，接触面处的电场由于矢量叠加特性先迅速减小后缓慢增加，因此刻蚀形成合适的坡度也可以大幅度提高击穿电压。当成型斜面41与第一金属层2顶面垂直(夹角为90
°
)设置时，会导致电场集中，电场集中处电流较大，容易导致漏电和击穿，因此，成型斜面41需要存在坡度，本技术通过采用调整干法刻蚀的横向刻蚀比的方式，使得成型斜面41与第一金属层2顶面存在夹角。
45.例如，在一个实施例中，上述夹角可以为60
°‑
70
°
，此时，钝化层4可以提高器件的击穿电压，且干法刻蚀的横向刻蚀比调节难度小，易于实现。
46.一种实施例中，形成在第一金属层2上的钝化层4的厚度为20nm-200nm，第一金属层2的厚度大于或等于60nm。在本技术中，可以改变钝化层4的厚度来削弱边缘电场，钝化层4越薄边缘电场越弱，但同时通过钝化层4的漏电也会变大，因此需要综合调节边缘电场和漏电两种效应来选择最适合的钝化层4厚度，以使得不增加漏电的同时削弱边缘电场，最终提高击穿电压。
47.例如，当第一金属层2的厚度等于60nm时，钝化层4的厚度可以为60nm，半导体层3的厚度可以为100nm。此时，钝化层4既可以削弱半导体层3的边缘电场，自身存在漏电也可以得到限制。
48.实施例二：
49.请参考图6，本实施例提供一种肖特基二极管的制造方法，通过该制造方案制备的肖特基二极管，可以兼容低温工艺，该方法可以包括：
50.步骤1：如图7所示，在衬底1上形成第一金属层2，第一金属层2为高功函数金属。
51.例如，衬底11可以为硬质衬底或者是柔性衬底，硬质衬底可以为常规的单晶硅或二氧化硅或soi等，柔性衬底可以为塑料或纸。在本实施例中，以衬底11为塑料为例进行说明，例如是采用pet或pi衬底。
52.例如，第一金属层2为钯，采用溅射工艺形成，工艺温度为常温，形成厚度为60nm。
53.步骤2：如图8所示，在第一金属层2上形成钝化层4，对钝化层4进行图案化处理，形成与第一金属层2连接的成型斜面41。钝化层4的材料可以为二氧化硅，氮化硅，氧化铪，氧化铝等常用绝缘材料，可以单层结构也可以是叠层结构，在本技术中，钝化层4可以为二氧化硅或氮化硅，例如是二氧化硅，可以是采用等离子体增强化学气相沉积形成，工艺温度在300℃以下。
54.步骤3：如图10所示，至少在第一金属层2上形成半导体层3，半导体层3至少部分形成在成型斜面41上，半导体层3具有高出成型斜面41顶部的侧壁31，侧壁31位于第一金属层2上方，钝化层4将侧壁31与第一金属层2隔离；半导体层3与第一金属层2之间形成肖特基接触；在本实施例中，以半导体层3为单层非晶金属氧化物为例进行说明。而采用非晶金属氧化物主要是为了工艺温度低，能兼容低温工艺的要求。若没有低温要求，也可以采用单晶硅。
55.在本实施例中，以肖特基二极管为垂直结构为例进行说明，上述步骤2可以包括：
56.步骤201：如图7所示，在第一金属层2上沉积一层钝化层4。例如，钝化层4可以为二氧化硅，可以是采用等离子体增强化学气相沉积形成，工艺温度在300℃以下。
57.步骤202：对钝化层4进行图案化处理，在钝化层4上形成贯通至第一金属层2的成型槽40，成型槽40具有两个对称的成型斜面41。
58.例如，可以采用干法刻蚀在钝化层4上形成成型槽40；其中，调整干法刻蚀的横向刻蚀比，调整成型槽40的成型斜面41至预设夹角。预设夹角用于表示成型斜面41与第一金属层2上表面的夹角。
59.上述步骤3可以包括：
60.步骤301：在成型槽40上以及第一金属层2上形成半导体层3，半导体层3的顶面高出成型槽40的顶部。例如可以采用溅射工艺，得到厚度为100nm的半导体层3，厚度指的是半导体层3顶面至底面的厚度。
61.步骤302：对半导体层3进行图案化处理，以使得半导体层3高出成型槽40的部分的两侧分别具有侧壁31。例如，通过湿法刻蚀对半导体层3进行刻蚀，刻蚀得到两个侧壁31。
62.步骤4：如图11所示，在半导体层3上形成第二金属层5，第二金属层5与半导体层3接触并形成欧姆接触，第二金属层5为低功函数金属。例如，第二金属层5为钼，钛和氧化铟锡，采用常温溅射工艺或者低温蒸镀(低于350℃)形成，形成厚度为60nm。
63.上述步骤4可以包括：
64.形成覆盖半导体层3的第二金属层5，对第二金属层5进行图案化处理，保留包裹在半导体层3的侧壁31上以及在半导体层3顶面上的第二金属层5。第二金属层5完全包裹半导体层3的顶面以及侧壁31，第二金属层5与半导体层3接触并形成欧姆接触，避免漏电的产生。
65.通过上述制造方法，可以制造如图3与图11所示的垂直结构的肖特基二极管，如果
需要制造图4所示的水平结构的肖特基二极管，只需要适当调整掩膜版，调整各个结构层的图案化形状即可，具体的成型工艺，工艺温度均可参照上述各个步骤中对应的工艺。
66.可见，上述各个工艺温度均属于低温工艺(不超过350℃)，可以兼容于柔性技术，例如是制造在柔性衬底的柔性二极管，可以应用于曲面屏、折叠屏等柔性屏中。现有采用保护环以及场板的技术方案，均需要高温工艺(超过350℃)，与柔性技术不兼容。
67.综上所述，本技术提供的肖特基二极管可以极大降低关态电流，完全屏蔽边缘漏电，提高击穿电压，关态电流的降低也提高了肖特基二级管在光电方向的应用潜力。同时也使得开态电流更符合热电子发射的理论公式，开态的理想因子和势垒高度更接近理论值。并且电应力测试和环境稳定性也会提高，并且没有增加额外的光刻步骤，成本降低，又可综合场板等其他结构进一步降低电场。
68.以上应用了具体个例对本发明进行阐述，只是用于帮助理解本发明，并不用以限制本发明。对于本发明所属技术领域的技术人员，依据本发明的思想，还可以做出若干简单推演、变形或替换。
技术特征：1.一种肖特基二极管，其特征在于，包括：第一金属层(2)、钝化层(4)、半导体层(3)以及第二金属层(5)；所述第一金属层(2)形成在衬底(1)上，所述第一金属层(2)为高功函数金属；所述钝化层(4)至少部分形成在所述第一金属层(2)上，形成在所述第一金属层(2)上的所述钝化层(4)具有与所述第一金属层(2)连接的成型斜面(41)；所述半导体层(3)至少部分形成在所述成型斜面(41)上，所述半导体层(3)具有高出所述成型斜面(41)顶部的侧壁(31)，所述侧壁(31)位于所述第一金属层(2)上方，所述钝化层(4)将所述侧壁(31)与所述第一金属层(2)隔离；所述半导体层(3)与所述第一金属层(2)之间形成肖特基接触；所述第二金属层(5)与所述半导体层(3)之间形成欧姆接触，所述第二金属层(5)为低功函数金属。2.如权利要求1所述的肖特基二极管，其特征在于，所述肖特基二极管为垂直结构的肖特基二极管；所述钝化层(4)具有贯通至所述第一金属层(2)的成型槽(40)，所述成型槽(40)具有两个对称的所述成型斜面(41)；所述半导体层(3)形成在所述成型槽(40)，且所述半导体层(3)的顶面高出所述成型槽(40)的顶部，所述半导体层(3)高出所述成型槽(40)的部分的两侧分别具有所述侧壁(31)。3.如权利要求2所述的肖特基二极管，其特征在于，所述第二金属层(5)居中设置在所述半导体层(3)上，且所述第二金属层(5)包裹所述半导体层(3)的所述侧壁(31)。4.如权利要求1所述的肖特基二极管，其特征在于，所述肖特基二极管为水平结构的肖特基二极管；所述半导体层(3)部分形成在所述第一金属层(2)上、部分形成在所述衬底(1)上，且所述半导体层(3)至少部分形成在所述成型斜面(41)上；所述第二金属层(5)远离所述第一金属层(2)设置在所述半导体层(3)的一侧。5.如权利要求1所述的肖特基二极管，其特征在于，所述成型斜面(41)与所述第一金属层(2)之间的夹角为60
°‑
70
°
；和/或，形成在所述第一金属层(2)上的所述钝化层(4)的厚度为20nm-200nm，所述第一金属层(2)的厚度大于或等于60nm。6.如权利要求1至5任一项所述的肖特基二极管，其特征在于，所述半导体层(3)包括至少一层叠层设置的半导体材料层；和/或，所述半导体层(3)的材料为金属氧化物、单晶硅或非晶硅；和/或，所述衬底(1)为柔性衬底。7.一种肖特基二极管的制造方法，其特征在于，包括：在衬底(1)上形成第一金属层(2)，所述第一金属层(2)为高功函数金属；在所述第一金属层(2)上形成钝化层(4)，对所述钝化层(4)进行图案化处理，形成与所述第一金属层(2)连接的成型斜面(41)；至少在所述第一金属层(2)上形成半导体层(3)，所述半导体层(3)至少部分形成在所述成型斜面(41)上，所述半导体层(3)具有高出所述成型斜面(41)顶部的侧壁(31)，所述侧壁(31)位于所述第一金属层(2)上方，所述钝化层(4)将所述侧壁(31)与所述第一金属层(2)隔离；所述半导体层(3)与所述第一金属层(2)之间形成肖特基接触；
在所述半导体层(3)上形成第二金属层(5)，所述第二金属层(5)与所述半导体层(3)接触并形成欧姆接触，所述第二金属层(5)为低功函数金属。8.如权利要求7所述的制造方法，其特征在于，对所述钝化层(4)进行图案化处理，形成与所述第一金属层(2)连接的成型斜面(41)，包括：对所述钝化层(4)进行图案化处理，在所述钝化层(4)上形成贯通至所述第一金属层(2)的成型槽(40)，所述成型槽(40)具有两个对称的所述成型斜面(41)；至少在所述第一金属层(2)上形成半导体层(3)，包括：在所述成型槽(40)上以及所述第一金属层(2)上形成所述半导体层(3)，所述半导体层(3)的顶面高出所述成型槽(40)的顶部，所述半导体层(3)高出所述成型槽(40)的部分的两侧分别具有所述侧壁(31)。9.如权利要求7所述的制造方法，其特征在于，在所述半导体层(3)上形成第二金属层(5)，包括：形成覆盖所述半导体层(3)的第二金属层(5)，对所述第二金属层(5)进行图案化处理，保留包裹在所述半导体层(3)的所述侧壁(31)上以及在所述半导体层(3)顶面上的所述第二金属层(5)。10.如权利要求8所述的制造方法，其特征在于，在所述钝化层(4)上形成贯通至所述第一金属层(2)的成型槽(40)，包括：采用干法刻蚀在所述钝化层(4)上形成所述成型槽(40)；其中，调整所述干法刻蚀的横向刻蚀比，调整所述成型槽(40)的所述成型斜面(41)至预设夹角。
技术总结一种肖特基二极管及其制造方法，肖特基二极管包括第一金属层、钝化层、半导体层以及第二金属层；第一金属层形成在衬底上；钝化层至少部分形成在第一金属层上，形成在第一金属层上的钝化层具有与第一金属层连接的成型斜面；半导体层至少部分形成在成型斜面上，半导体层具有高出成型斜面顶部的侧壁，侧壁位于第一金属层上方，钝化层将侧壁与第一金属层隔离；半导体层与第一金属层之间形成肖特基接触；第二金属层与半导体层之间形成欧姆接触。通过在钝化层的成型斜面上形成半导体层，保证半导体层与第一金属层接触的部位不采用刻蚀形成，采用刻蚀形成的侧壁与第一金属层之间被钝化层隔离开，从而杜绝侧壁产生的漏电问题。从而杜绝侧壁产生的漏电问题。从而杜绝侧壁产生的漏电问题。
技术研发人员：郑大伟 陆磊 张盛东 王云萍 严建花 蔡泽宇
受保护的技术使用者：北京大学深圳研究生院
技术研发日：2022.07.20
技术公布日：2022/11/1
