存储器件及其制造方法及包括该存储器件的电子设备

1.本公开涉及半导体领域，具体地，涉及存储器件及其制造方法以及包括这种存储器件的电子设备。


背景技术：

2.动态随机存取存储器(dram)常采用电容器作为存储元件。例如，在常见的1t1c配置中，具有作为开关器件的一(1)个晶体管(t)以及作为存储元件的一(1)个电容器(c)。但是，随着存储器件的尺寸进一步缩小，用来制作电容器的面积也逐渐变小，从而难以确保电容器具有足够大的电容来保持数据。
3.已经提出了不采用电容器的2t0c配置dram。在这种配置中，具有读晶体管和写晶体管，并且读晶体管的栅电容可以代替电容器用作存储元件。但是，2t0c配置会占据相对大的面积。


技术实现要素：

4.有鉴于此，本公开的目的至少部分地在于提供一种能够节省面积的存储器件及其制造方法以及包括这种存储器件的电子设备。
5.根据本公开的一个方面，提供了一种存储器件，包括：相对于衬底在竖直方向上依次设置的第一连接线层、第二连接线层和第三连接线层，其中，第一连接线层包括沿第一方向彼此平行延伸的多条第一导电线，第二连接线层包括沿与第一方向交叉的第二方向彼此平行延伸的多条第二导电线，以及第三连接线层包括沿第一方向彼此平行延伸的多条第三导电线；多个存储单元，其中，每个存储单元从第一连接线层中的相应第一导电线竖直延伸穿过第二连接线层中的相应第二导电线和第三连接线层中的相应第三导电线，且包括在竖直方向上彼此叠置的第一晶体管和第二晶体管，其中，第一晶体管包括：第一有源层，包括与第一连接线层中的相应第一导电线电连接的第一源/漏区、与第二连接线层中的相应第二导电线电连接的第二源/漏区以及第一源/漏区与第二源/漏区之间的沟道区；第一有源层上的第一栅介质层；以及第一栅介质层上的第一栅导体层，第二晶体管包括：第二有源层，包括与第一栅导体层电连接的第一源/漏区、与第三连接线层中的相应第三导电线电连接的第二源/漏区以及第一源/漏区与第二源/漏区之间的沟道区，其中第一有源层与第二有源层的相邻部分在竖直方向上实质上对准；第二有源层上的第二栅介质层；以及第二栅介质层上的第二栅导体层；第四连接线层，在存储单元上方，包括沿第二方向延伸的多条第四导电线，其中，每个存储单元的第二栅导体层电连接至第四连接线层中的相应第四导电线。
6.根据本公开的另一方面，提供了一种制造型存储器件的方法，包括：在衬底上设置第一隔离层；在第一隔离层上形成第一连接线层，并将第一连接线层构图为沿第一方向彼此平行延伸的多条第一导电线；在第一隔离层和第一连接线层上形成第二隔离层；在第二隔离层上形成第二连接线层，并将第二连接线层构图为沿与第一方向交叉的第二方向彼此
平行延伸的多条第二导电线；在第二隔离层和第二连接线层上形成第三隔离层；在第三隔离层上形成第三连接线层，并将第三连接线层构图为沿第一方向彼此平行延伸的多条第三导电线；在第三隔离层和第三连接线层上形成第四隔离层；形成多个开口，每个开口穿过第四隔离层、第三连接线层中的相应第三导电线、第三隔离层、第二连接线层中的相应第二导电线、第二隔离层，并进入第一连接线层中的相应第一导电线；在每个开口中在竖直方向上彼此叠置的第一晶体管和第二晶体管以形成存储单元，其中，第一晶体管包括：第一有源层，包括与第一连接线层中的相应第一导电线电连接的第一源/漏区、与第二连接线层中的相应第二导电线电连接的第二源/漏区以及第一源/漏区与第二源/漏区之间的沟道区；第一有源层上的第一栅介质层；以及第一栅介质层上的第一栅导体层，第二晶体管包括：第二有源层，包括与第一栅导体层电连接的第一源/漏区、与第三连接线层中的相应第三导电线电连接的第二源/漏区以及第一源/漏区与第二源/漏区之间的沟道区，其中第一有源层与第二有源层的相邻部分在竖直方向上实质上对准；第二有源层上的第二栅介质层；以及第二栅介质层上的第二栅导体层；在第四隔离层上形成第四连接线层，第四连接线层包括沿第二方向延伸的多条第四导电线，其中，每个存储单元的第二栅导体层电连接至第四连接线层中的相应第四导电线。
7.根据本公开的另一方面，提供了一种电子设备，包括上述存储器件。
8.根据本公开的实施例，提供了一种存储器件，其中构成存储单元的晶体管彼此叠置，从而可以节省面积。特别是，各存储单元中彼此叠置的晶体管可以在竖直方向上自对准。
附图说明
9.通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
10.图1(a)至10(c)示出了根据本公开实施例的制造存储器件的流程中部分阶段的示意图；
11.图11(a)至14(b)示出了根据本公开另一实施例的制造存储器件的流程中部分阶段的示意图；
12.图15示意性示出了根据本公开实施例的存储单元的等效电路图，
13.其中，图1(a)、3(a)、6(a)、9(a)、10(a)是俯视图，图1(a)中示出了aa
′
线、bb
′
线的位置，
14.图1(b)、3(b)、4(a)、5(a)、6(b)、9(b)、10(b)、11(a)、12(a)、13(a)、14(a)是沿aa
′
线的截面图，
15.图1(c)、2、4(b)、5(b)、6(c)、7、8、9(c)、9(d)、10(c)、11(b)、12(b)、13(b)、14(b)是沿bb
′
线的截面图。
16.贯穿附图，相同或相似的附图标记表示相同或相似的部件。
具体实施方式
17.以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以
避免不必要地混淆本公开的概念。
18.在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
19.在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
20.根据本公开实施例的存储器件基于竖直型器件。竖直型器件可以包括相对于衬底的竖直有源区，包括设于上下两端的源/漏区以及位于源/漏区之间的沟道区。源/漏区之间可以通过沟道区形成导电通道。
21.根据本公开的实施例，可以通过电极来在有源区中限定源/漏区的位置。例如，有源区可以由实质上沿竖直方向(大致垂直于衬底表面的方向)延伸的半导体层(考虑到制作工艺，可以存在横向延伸的底部，如下所述)来限定。该半导体层中与电极(例如，下述导电线或栅长控制垫)相接的区域(例如，半导体层上下两端的区域)可以形成源/漏区，而源/漏区之间的区域可以形成沟道区。栅导体层可以介由栅介质层面对沟道区，以控制沟道区。
22.根据本公开实施例的存储器件可以是动态随机存取存储器(dram)，并且可以具有无电容配置，例如2t0c配置。在2t0c配置中，存储器件的每个存储单元可以具有两个晶体管，即，第一晶体管(例如，读晶体管)和第二晶体管(例如，写晶体管)。如上所述，这两个晶体管可以是竖直型器件，并因此可以易于彼此叠置，从而节省面积。这两个晶体管可以分别通过相应的有源区(结合相应的栅堆叠)来限定，并且如下所述可以是自对准的。例如，两个晶体管各自的有源层的相邻部分(例如，上述竖直延伸的半导体层)可以在竖直方向上实质上对准。另外，两个晶体管(的有源区)之间可以具有隔离部，以实现电隔离。如下所述，这种隔离部也可以是自对准的。自对准的配置可以进一步节省面积。
23.电极可以包括存储器件的位线和字线。根据本公开的实施例，可以设置处于不同层级的多个连接线层，以在有源区的不同高度分别限定源/漏区。例如，可以设置第一连接线层、第二连接线层和第三连接线层，它们包括导电材料，并可以被分别构图为第一导电线、第二导电线和第三导电线。为便于阵列的制作，在竖直方向上相邻的连接线层中的导电线可以沿着彼此交叉(例如，垂直)的方向延伸，从而它们可以彼此相交，且存储单元可以形成在相交之处。第一连接线层可以设置在第一晶体管的有源区的下端的竖直高度处，以限定第一晶体管的下端的源/漏区，第二连接线层可以设置在第一晶体管的有源区的上端的竖直高度处，以限定第一晶体管的上端的源/漏区。第三连接线层可以设置在第二晶体管的有源区的上端的竖直高度处，以限定第二晶体管的上端的源/漏区。在2t0c配置的情况下，第一晶体管的栅极可以电连接到第二晶体管的一个源/漏区(例如，下端的源/漏区)，因此对于第二晶体管，其下端的源/漏区可以通过第一晶体管的栅导体层来限定，而无需另外设置相应的连接线层。此外，还可以设置包括第四导电线的第四连接线层，以实现到各第二晶体管的栅极的电连接。在2t0c的配置下，第一导电线可以是读位线(rbl)和读字线(rwl)之
一，第二导电线可以是读位线(rbl)和读字线(rwl)中的另一个，第三导电线可以是写位线(wbl)，且第四导电线可以是写字线(wwl)。
24.各存储单元可以形成为穿过用来限定源/漏区的这些连接线层(上述的第一至第三连接线层，对于最下方的第一连接线层，可以仅穿过其部分厚度)。也即，各存储单元可以形成于导电线彼此相交之处的开口内。第一晶体管中用作有源区的半导体层(以下称作“第一有源层”)可以沿着开口的侧壁形成，并且由于制造工艺还可以沿着开口的底壁延伸。于是，第一有源层可以呈杯状。第一晶体管的第一栅介质层可以沿着杯状的第一有源层的内壁延伸，且第一栅导体层可以填充第一栅介质层的内侧空间。类似地，第二晶体管中用作有源区的半导体层(以下称作“第二有源层”)可以沿着开口的侧壁形成，并且由于制造工艺还可以沿着第一晶体管的顶部延伸。于是，第二有源层也可以呈杯状。第二晶体管的第二栅介质层可以沿着杯状的第二有源层的内壁延伸，且第二栅导体层可以填充第二栅介质层的内侧空间。这两个晶体管可以形成在基于同一掩模形成的开口中，并因此可以彼此自对准。例如，这两个晶体管各自的外侧壁的相邻部分可以在竖直方向上实质上共面(由开口的内侧壁限定)。
25.第一晶体管和第二晶体管可以呈现基本上相同或者类似的形式：杯状的有源层；设于杯状有源层的内侧的栅堆叠(包括栅介质层和栅导体层)；以及设于杯状有源层的外侧的连接线层，用以限定源/漏区。它们各自的有源层和栅堆叠可以具有相同的配置，当然也可以具有不同的配置，以进一步优化器件性能。例如，当用作读晶体管时，第一晶体管的第一有源层可以包括具有相对高迁移率的半导体材料以减小读时间(或者，增大读速度)；而当用作写晶体管时，第二晶体管的第二有源层可以包括具有相对低的漏电或相对大的禁带宽度的半导体材料以增加数据保持能力。
26.为实现第一有源层与第二有源层之间的电隔离，可以在它们之间设置隔离部。这种隔离部可以实现为在开口的侧壁上形成的侧墙，并因此可以自对准于第一有源层与第二有源层之间。在此，隔离部可以显露第一栅导体层，以实现如上所述的第二晶体管的下端源/漏区与第一晶体管的栅电极之间的电连接。例如，第二有源层可以直接与第一栅导体层物理接触。一方面，由于第一栅导体层的存在，在第二有源层的相应位置限定了下端源/漏区；另一方面，它们之间的直接物理接触实现了第二晶体管的下端源/漏区与第一晶体管的栅电极之间的电连接。或者，在第二有源层与第一栅导体层之间可以另外设置例如金属的连接部，以降低二者之间的接触电阻。
27.这种存储器件例如可以如下制造。
28.可以在衬底上交替设置多个隔离层和多个连接线层，例如，第一隔离层、第一连接线层、第二隔离层、第二连接线层、第三隔离层、第三连接线层和第四隔离层。如上所述，每个连接线层可以被构图为相应的导电线。可以在各导电线的相交之处，形成开口，从而这些开口可以在竖直方向上穿过各连接线层(对于最下方的第一连接线层，可以仅穿过其部分厚度)。可以在各开口中形成存储单元。如上所述，各存储单元可以包括彼此叠置的第一晶体管和第二晶体管。可以通过向开口内依次形成相应的有源层、栅介质层和栅导体层来形成晶体管。在形成第一晶体管之后且在形成第二晶体管之前，可以通过侧墙工艺，来在开口的侧壁上形成隔离部，以遮蔽第一有源层的顶端。另外，在形成隔离部之后且在形成第二晶体管之前，还可以在开口内第一晶体管上形成与第一栅导体层物理接触的连接部(例如，金
属)。此外，还可以在第四隔离层上形成包括第四导电线的第四连接线层，以实现到各第二晶体管的栅极的电连接。
29.本公开可以各种形式呈现，以下将描述其中一些示例。在以下的描述中，涉及各种材料的选择。材料的选择除了考虑其功能(例如，半导体材料用于形成有源区，电介质材料用于形成电隔离，导电材料用于形成电极、互连结构等)之外，还考虑刻蚀选择性。在以下的描述中，可能指出了所需的刻蚀选择性，也可能并未指出。本领域技术人员应当清楚，当以下提及对某一材料层进行刻蚀时，如果没有提到其他层也被刻蚀或者图中并未示出其他层也被刻蚀，那么这种刻蚀可以是选择性的，且该材料层相对于暴露于相同刻蚀配方中的其他层可以具备刻蚀选择性。
30.图1(a)至10(c)示出了根据本公开实施例的制造存储器件的流程中部分阶段的示意图。
31.如图1(a)、1(b)和1(c)所示，提供衬底1001。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体si衬底、绝缘体上半导体(soi)衬底、化合物半导体衬底如sige衬底等。在以下的描述中，为方便说明，以体si衬底如si晶片为例进行描述。
32.在衬底1001上，可以通过例如淀积，形成第一隔离层1003和第一连接线层1005。第一隔离层1003可以包括电介质材料如氧化物(例如，氧化硅)，以实现电隔离，厚度例如为约20nm至200nm。第一连接线层1005可以包括导电材料，如金属例如钼(mo)、钌(ru)等，厚度例如为约5nm至100nm。如下所述，第一连接线层1005可以限定rbl或rwl。作为位线或字线，可以是沿着一定的方向平行延伸的若干导电线。
33.为此，如图中所示，可以在第一连接线层1005上形成光刻胶1007，并通过光刻将其构图为沿着第一方向(图1(a)中纸面内的水平方向)延伸的线条。这些线条的线宽可以为约20nm至500nm，彼此之间的间隔w1可以为约10nm至50nm。
34.如图2所示，可以如此构图的光刻胶1007作为掩模，对第一连接线层1005进行选择性刻蚀，如竖直方向的反应离子刻蚀(rie)。rie可以停止于下方的第一隔离层1003。于是，第一连接线层1005可以被构图为对应于光刻胶1007的图案，即，在第一方向上平行延伸的第一导电线。之后，可以去除光刻胶1007。
35.在第一连接线层1005上，可以通过例如淀积，形成第二隔离层1009。第二隔离层1009可以包括电介质材料如氧化物、氮化物(例如，氮化硅)、碳化物(例如，碳化硅)等，以实现电隔离。在此，可以控制第二隔离层1009的淀积厚度大于w1/2，以填充第一连接线层1005中第一导电线之间的间隔，并能实现充分平坦的顶面，以避免使用平坦化工艺如化学机械抛光(cmp)。避免使用平坦化工艺可以使得第二隔离层1009的厚度(特别是在第一连接线层1005上的厚度)得到较好的控制，因为该厚度随后将限定读晶体管的栅长(或者说，沟道长度)。例如，第二隔离层1009(在第一连接线层1005上)的厚度可以为约10nm至100nm。
36.如图3(a)和3(b)所示，在第二隔离层1009上，可以通过例如淀积，形成第二连接线层1015。类似地，第二连接线层1015可以包括导电材料，如金属例如mo、ru等，厚度例如为约5nm至20nm。如下所述，第二连接线层1015可以限定rwl(当第一连接线层1005限定rbl时)或rbl(当第一连接线层1005限定rwl时)。为便于形成存储单元的阵列，由第二连接线层1015限定的rwl或rbl可以形成为沿与由第一连接线层1015限定的rbl或rwl交叉(例如，垂直)的方向延伸的导电线。
37.为此，如图中所示，可以在第二连接线层1015上形成光刻胶1017，并通过光刻将其构图为沿着与第一方向交叉(例如，垂直)的第二方向(图3(a)中纸面内的竖直方向)延伸的线条。这些线条的线宽可以为约20nm至500nm，彼此之间的间隔w2可以为约10nm至50nm。
38.如图4(a)和4(b)所示，可以如此构图的光刻胶1017作为掩模，对第二连接线层1015进行选择性刻蚀，如竖直方向的rie。rie可以停止于下方的第二隔离层1009。于是，第二连接线层1015可以被构图为对应于光刻胶1017的图案，即，在第二方向上平行延伸的第二导电线。之后，可以去除光刻胶1017。
39.在第二连接线层1015上，可以通过例如淀积，形成第三隔离层1019。第三隔离层1019可以包括电介质材料如氧化物、氮化物、碳化物等，以实现电隔离。类似地，可以控制第三隔离层1019的淀积厚度大于w2/2，以填充第二连接线层1015中第二导电线之间的间隔，并能实现充分平坦的顶面，以避免使用平坦化工艺。避免使用平坦化工艺可以使得第三隔离层1019的厚度(特别是在第二连接线层1015上的厚度)得到较好的控制，因为该厚度随后将限定写晶体管的栅长(或者说，沟道长度)。例如，第三隔离层1019(在第二连接线层1015上)的厚度可以为约20nm至200nm。
40.如图5(a)和5(b)所示，在第三隔离层1019上，可以形成第三连接线层1021和第四隔离层1023。第三连接线层1021可以包括导电材料，如金属例如mo、ru等，厚度例如为约5nm至20nm。如下所述，第三连接线层1021可以限定wbl。在此，作为写位线，可以是沿与相邻导电层中的导电线(例如，第二连接线层1015中的第二导电线)交叉(例如，垂直)的方向延伸的导电线。
41.在该示例中，第三连接线层1021被示出为与第一连接线层1005实质上相同的构图，例如可以使用相同的掩模板。因此，关于第三连接线层1021的构图，可以参见以上结合图1(a)、1(b)和1(c)以及图2的描述，在此不赘述。但是，本公开不限于此。只要各连接线层中的导电线之间在竖直方向上具有交叠部分，就可以在这些交叠部分中如下所述形成开口并在开口内形成存储单元。
42.第四隔离层1023可以包括电介质材料如氧化物、氮化物、碳化物等，以实现电隔离。第四隔离层1023可以按照第二隔离层1009的相同工艺来形成，可以参见以上结合图2的描述，在此不赘述。
43.通过以上工艺，形成了彼此相交的导电线(位线或字线)，而存储单元可以形成在这些导电线的相交之处。更具体地，彼此相交的导电线在衬底上限定了呈阵列布置的区域，可以在这些区域中形成存储单元(在2t0c配置中，可以形成两个晶体管)。
44.可以在这些区域中限定用于存储单元中晶体管的有源区的空间。
45.例如，如图6(a)、6(b)和6(c)所示，可以在第四隔离层1023上形成光刻胶1025。可以通过光刻，将光刻胶1025构图为具有一系列开口，以露出导电线彼此相交之处的区域。尽管在此光刻胶1025中的开口被示出为方形，但是开口的形状不限于此，而是可以包括适于制造的各种其他形状，例如矩形、圆形等。
46.以如此构图的光刻胶1025作为掩模，对下方的层进行选择性刻蚀，如竖直方向的rie。rie可以进行到第一连接线层1005中(但是并未进行到其底部，在此保留一定厚度的第一连接线层1005可以增大如下形成的第一晶体管与第一连接线层1005之间的接触面积从而降低接触电阻)。于是，形成了呈阵列布置的一系列开口。之后，可以去除光刻胶1025。
47.这样，第一连接线层1005、第二连接线层1015和第三连接线层1021中的各条导电线中均具有与光刻胶1025相对应的开口。在该示例中，各条导电线仍然保持沿着第一方向或第二方向连续延伸，而并未被这种开口完全断开。特别是，各条导电线具有绕着开口的外周而连续延伸的材料。但是，本公开不限于此。例如，在至少一些导电线处，开口可以并未被相应导电线完全围绕(例如，相应导电线可以偏在开口一侧，从而仅围绕开口的部分侧壁)。
48.在每一开口中，可以形成彼此叠置的两个竖直晶体管。
49.例如，如图7所示，可以通过淀积如直流(dc)磁控溅射、射频(rf)磁控溅射、原子层淀积(ald)等，以大致共形的方式，形成第一有源层1027。第一有源层1027可以包括半导体材料，以限定第一晶体管(例如，读晶体管)的有源区。例如，第一有源层1027可以包括氧化物半导体，如氧化铟镓锌(igzo)，厚度为约5nm至100nm。
50.在第一有源层1027上，可以通过淀积，以大致共形的方式，形成第一栅介质层1029。例如，第一栅介质层1029可以包括氧化物电介质如氧化铝(al2o3)，厚度为约2nm至30nm。
51.然后，可以通过淀积，形成第一栅导体层1031。第一栅导体层1031可以填充各开口中的剩余空间。第一栅导体层1031可以包括导体，例如导电氮化物如氮化钛(tin)、金属如钨(w)、导电氧化物如掺锌氧化铟(izo)等。可以通过湿法刻蚀、rie、原子层刻蚀(ale)等，回蚀第一栅导体层1031，使其顶面下降到第二连接线层1015的顶面附近。
52.如图8所示，可以回蚀后的第一栅导体层1031作为掩模，通过例如湿法刻蚀、干法刻蚀、ale等，分别选择性刻蚀第一栅介质层1029和第一有源层1027。第一有源层1027的顶面可以不超出第二连接线层1015的顶面。
53.由此，在每一开口中形成了第一晶体管(例如，读晶体管)。如图8所示，每个第一晶体管可以包括第一有源层1027。第一有源层1027可以沿着开口的侧壁和底壁延伸，从而呈杯状。第一有源层1027中与第一连接线层1005和第二连接线层1015相接的区域可以分别限定第一晶体管的源/漏区，而源/漏区之间的部分为沟道区，受第一栅导体层1031(介由第一栅介质层1029)控制。沟道长度或栅长由第一连接线层1005与第二连接线层1015之间的间隔(或者说，它们之间的第二隔离层1009的厚度)限定。
54.在开口中第一晶体管上方，可以形成第二晶体管(例如，写晶体管)。为实现两个晶体管之间的隔离，特别是有源区之间的隔离，可以形成隔离部1037。在此，考虑到第一有源层1027沿着开口的侧壁，可以在开口的侧壁上形成侧墙(spacer)形式的隔离部1037。例如，可以通过以大致共形的方式淀积一层电介质，然后对淀积的电介质进行各向异性刻蚀如竖直方向上的rie，以去除所淀积电介质的横向延伸部分，而留下其竖直延伸部分，从而形成侧墙。考虑到刻蚀选择性，例如在之前形成的各隔离层包括氧化物的情况下，隔离部1037可以看包括氮化物。
55.在此，隔离部1037沿着开口的侧壁布置，并在开口的中部露出第一栅导体层1031，以便于第一栅导体层1031随后电连接到第二晶体管。
56.第二晶体管可以类似地形成。例如，如图9(a)、9(b)和9(c)所示，可以在开口中第一晶体管上方依次形成第二有源层1041、第二栅介质层1043和第二栅导体层1045。它们的形成方法可以如以上结合图7针对第一有源层1027、第一栅介质层1029和第一栅导体层1031所述，不同之处在于在淀积第二栅导体层1045之后可以进行平坦化处理如cmp，使得它
们可以留于开口之内。第二有源层1041、第二栅介质层1043和第二栅导体层1045的材料、厚度可以与第一有源层1027、第一栅介质层1029和第一栅导体层1031相同，当然也可以不同。特别是，第二有源层1041可以包括具有相对低的漏电或相对大的禁带宽度(例如，相对于硅)的半导体材料以增加数据保持能力，而第一有源层1027可以包括具有相对高的迁移率(例如，相对于硅)的半导体材料以减小读时间(或者，增大读速度)。
57.由此，在每一开口中形成了第二晶体管(例如，写晶体管)。如图所示，每个第二晶体管可以包括第二有源层1041。第二有源层1041可以沿着开口的侧壁和第一晶体管(以及隔离部1037)的顶面延伸，从而呈杯状。第二有源层1041中与第三连接线层1021相接的部分可以限定第二晶体管的一个源/漏区，第二有源层1041中与第一栅导体层1031相接的部分可以限定第二晶体管的另一源/漏区，源/漏区之间的部分为沟道区，受第二栅导体层1045(介由第二栅介质层1043)控制。沟道长度或栅长主要由第三隔离层1019的厚度限定。
58.根据本公开的另一实施例，如图9(d)所示，在制作第二晶体管之前，可以先在各开口中形成一连接部1041
′
。例如，可以通过淀积导电材料如金属，对淀积的导电材料进行平坦化处理如cmp，并回蚀平坦化的导电材料来形成连接部1041
′
。通过连接部1041
′
，可以降低与第一栅导体层1031之间的接触电阻。另外，通过连接部1041
′
，还可以调整第二晶体管的第二栅导体层1045的底部的位置，如下所述这对于控制第二晶体管的栅长可以是有利的。
59.另外，在第四隔离层1023上，可以形成第四连接线层。例如，如图10(a)、10(b)和10(c)所示，可以通过例如淀积，形成第五隔离层1047。第五隔离层1047可以包括电介质材料如氧化物、氮化物、碳化物等，以实现电隔离。在第五隔离层1047中，可以通过例如双大马士革工艺，形成与各个第二晶体管的第二栅导体层1045相对应的开口以及沿与相邻连接线层中的导电线(例如，第三连接线层1021中的第三导电线)交叉(例如，垂直)的方向(例如，第二方向)延伸的槽。在第五隔离层1047中如此形成的开口和槽中，可以通过例如淀积然后平坦化，来填充导电材料。填充到第五隔离层1047的开口中的导电材料可以形成接触插塞1049，而填充到第五隔离层1047的槽中的导电材料可以形成第四导电线1051。
60.这样，就得到了根据该实施例的存储单元。
61.如图15所示，作为读晶体管tr的第一晶体管可以连接在第一连接线层1005中的第一导电线(例如，rbl和rwl中之一)与第二连接线层1015中的第二导电线(例如，rbl和rwl中另一个)之间，而作为写晶体管tw的第二晶体管可以连接在第三连接线层1021中的第三导电线(例如，wbl)与读晶体管tr的栅极之间，且其栅极电连接至第四连接线层中的第四导电线1051(例如，wwl)。
62.在这种存储单元中，可以不另外设置存储元件如电容器，而是可以由读晶体管tr的栅电容来充当存储元件。写晶体管和读晶体管之间的节点是存储节点sn。于是，得到了2t0c配置。
63.例如，rwl上可以施加0v的电压，且rbl上可以施加0.8v的电压。可以在wwl上施加1v的电压，且在wbl上施加1v的电压，以向读晶体管tr的栅电容中储存电荷，实现数据“1”的写入。在写入数据之后，可以在wwl上施加-2v的电压，且在wbl上施加0v的电压，以使写晶体管tw截止。另外，在读操作中，例如可以通过rbl监测读晶体管tr的漏极电流，并可以根据监测的电流间接地推断存储节点sn处的电压随时间的变化，由此得到读晶体管tr的栅电容中
是否储存有电荷(即，存储数据“0”还是数据“1”)。
64.在上述实施例中，第二晶体管的栅长主要但并非完全由第三隔离层1019的厚度限定，并因此可能存在较大工艺波动。根据本公开的实施例，可以更准确地控制第二晶体管的栅长。
65.图11(a)至14(b)示出了根据本公开另一实施例的制造存储器件的流程中部分阶段的示意图。以下，将主要描述该实施例与上述实施例之间的不同之处。
66.可以如以上结合图1(a)至4(b)所述，依次在衬底1001上形成第一隔离层1003、第一连接线层1005、第二隔离层1009和第二连接线层1015。类似地，可以在第二连接线层1015上形成第三隔离层1019
′
，不同之处在于在第三隔离层1019
′
中可以插入栅长控制层1201，如图11(a)和11(b)所示。例如，可以按照与以上形成第三隔离层1019相同的方式，在第二连接线层1015上形成第三隔离层1019
′
的下部。在第三隔离层1019
′
的下部上，可以通过例如淀积，来形成栅长控制层1201。栅长控制层1201可以包括导电材料，如金属例如mo、ru等，厚度例如为约10nm至150nm。可以通过选择性刻蚀如rie，将栅长控制层1201构图为与各个存储单元相对应的栅长控制垫。例如，栅长控制层1201可以基于以上用于构图第一连接线层的掩模和用于构图第二连接线层的掩模的组合图案(图1(a)中所示的图案+图3(a)中所示的图案)来构图，从而得到的栅长控制垫可以位于第一连接线层中的第一导电线与第二连接线层中的第二导电线彼此相交之处(例如，参见图6(a)所示的被虚线条围绕的大致方形区域)。然后，可以按照与以上形成第三隔离层1019相同的方式，在栅长控制层1201上形成第三隔离层1019
′
的上部。
67.接下来，工艺可以如上述实施例中进行。例如，如图12(a)和12(b)所示，可以限定用于存储单元中晶体管的有源区的空间，也即，形成呈阵列布置的一系列开口。类似地，这些开口也分别穿过栅长控制层1201中的相应栅长控制垫。然后，如图13(a)和13(b)所示可以在这些开口中形成第一晶体管，并且如图14(a)和14(b)所示可以在这些开口中第一晶体管上方形成第二晶体管。
68.在此，设置了连接部1041
′
，以更好地限定第二晶体管的沟道区的下端。更具体地，连接部1041
′
的顶面可以处于栅长控制层1201的顶面与底面之间(并因此与栅长控制层1201相接)，于是第二有源层1041的下部被例如金属的导电材料(连接部1041
′
、栅长控制层1201中的栅长控制垫)围绕，并因此被限定为下端的源/漏区。该下端源/漏区的顶部由栅长控制层1201的顶面限定。另一方面，上端源/漏区的底部由第三连接线层1021的底面限定。于是，上端源/漏区与下端源/漏区之间的沟道区长度(或栅长)可以由栅长控制层1201的顶面与第三连接线层1021的底面之间的间隔，也即第三隔离层1019
′
的上部的厚度(在栅长控制层1201上方的厚度)来确定。在此，栅导体层1045的底面处于栅长控制层1201的顶面与底面之间，以便能覆盖所述间隔或所述厚度的整个竖直范围。
69.在该示例中，连接部1041
′
的顶面被示出为实质上平坦，且处于栅长控制层1201的顶面与底面之间。但是，本公开不限于此。连接部1041
′
的顶面可以并非平坦，而是可以呈现例如这样的形状：在开口的中部较低，而在开口的侧壁附近较高，特别是在开口较细的情况下。或者，也可以不设置连接部1041
′
。在这些情况下，第二有源层1041的底部也可以在下部结构上并非平坦地延伸，例如在(中间低、两边高的)连接部1041
′
上延伸，或者在未设置连接部1041
′
的情况下如上述实施例中一样在栅导体层1031和隔离部1037上延伸。此时，栅导
体层1045的底面可能并非平坦，其最低处可以低于栅长控制垫的顶面，以便能覆盖所述间隔或所述厚度的整个竖直范围。
70.根据本公开实施例的存储器件可以应用于各种电子设备。例如，存储器件可以存储电子设备操作所需的各种程序、应用和数据。电子设备还可以包括与存储器件相配合的处理器。例如，处理器可以通过运行存储器件中存储的程序来操作电子设备。这种电子设备例如智能电话、个人计算机(pc)、平板电脑、人工智能设备、可穿戴设备或移动电源等。
71.在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
72.以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

技术特征：
1.一种存储器件，包括：相对于衬底在竖直方向上依次设置的第一连接线层、第二连接线层和第三连接线层，其中，所述第一连接线层包括沿第一方向彼此平行延伸的多条第一导电线，所述第二连接线层包括沿与所述第一方向交叉的第二方向彼此平行延伸的多条第二导电线，以及所述第三连接线层包括沿所述第一方向彼此平行延伸的多条第三导电线；多个存储单元，其中，每个存储单元从所述第一连接线层中的相应第一导电线竖直延伸穿过所述第二连接线层中的相应第二导电线和所述第三连接线层中的相应第三导电线，且包括在竖直方向上彼此叠置的第一晶体管和第二晶体管，其中，所述第一晶体管包括：第一有源层，包括与所述第一连接线层中的相应第一导电线电连接的第一源/漏区、与所述第二连接线层中的相应第二导电线电连接的第二源/漏区以及所述第一源/漏区与所述第二源/漏区之间的沟道区；所述第一有源层上的第一栅介质层；以及所述第一栅介质层上的第一栅导体层，所述第二晶体管包括：第二有源层，包括与所述第一栅导体层电连接的第一源/漏区、与所述第三连接线层中的相应第三导电线电连接的第二源/漏区以及所述第一源/漏区与所述第二源/漏区之间的沟道区，其中所述第一有源层与所述第二有源层的相邻部分在竖直方向上实质上对准；所述第二有源层上的第二栅介质层；以及所述第二栅介质层上的第二栅导体层；第四连接线层，在所述存储单元上方，包括沿所述第二方向延伸的多条第四导电线，其中，每个存储单元的所述第二栅导体层电连接至所述第四连接线层中的相应第四导电线。2.根据权利要求1所述的存储器件，其中，所述第一有源层的外侧壁与所述第二有源层的外侧壁的相邻部分在竖直方向上实质上共面。3.根据权利要求1或2所述的存储器件，其中，所述第一有源层具有底部以及从所述底部竖直向上延伸的竖直延伸部，其中，所述底部与所述第一连接线层中的相应第一导电线物理接触，所述竖直延伸部与所述第二连接线层中的相应第二导电线物理接触。4.根据权利要求3所述的存储器件，其中，所述第一栅介质层沿着所述第一有源层的内壁延伸，所述第一栅导体层填充所述第一栅介质层的内侧空间。5.根据权利要求3所述的存储器件，其中，所述第二有源层具有底部以及从所述底部竖直向上延伸的竖直延伸部，其中，所述底部与所述第一栅导体层电连接，所述竖直延伸部与所述第三连接线层中的相应第三导电线物理接触。6.根据权利要求5所述的存储器件，其中，所述第二有源层的底部与所述第一栅导体层物理接触。7.根据权利要求5所述的存储器件，其中，所述存储单元还包括：介于所述第一晶体管与所述第二晶体管之间的连接部，其中，所述第二有源层的底部通过所述连接部与所述第一栅导体层电连接。8.根据权利要求5所述的存储器件，其中，所述第二栅介质层沿着所述第二有源层的内壁延伸，所述第二栅导体层填充所述第二栅介质层的内侧空间。
9.根据权利要求5所述的存储器件，其中，所述第一有源层的竖直延伸部与所述第二有源层的竖直延伸部在竖直方向上实质上对准。10.根据权利要求5所述的存储器件，还包括：所述第二连接线层与所述第三连接线层之间的栅长控制层，其中，所述栅长控制层包括绕存储单元设置的栅长控制垫，所述第二栅导体层的底面最低处低于所述栅长控制垫的顶面。11.根据权利要求7所述的存储器件，还包括：所述第二连接线层与所述第三连接线层之间的栅长控制层，其中，所述栅长控制层包括绕存储单元设置的栅长控制垫，所述第二栅导体层的底面处于所述栅长控制垫的顶面与底面之间的竖直高度，所述连接部的顶面不低于所述栅长控制垫的底面。12.根据权利要求5所述的存储器件，其中，所述存储单元还包括：侧墙形式的隔离部，介于所述第一有源层与所述第二有源层之间。13.根据权利要求12所述的存储器件，其中，所述第一有源层的竖直延伸部、所述第二有源层的竖直延伸部与所述隔离部的外侧壁在竖直方向上实质上共面。14.根据权利要求1或2所述的存储器件，其中，所述第一有源层和所述第二有源层中至少之一包括氧化铟镓锌。15.根据权利要求1或2所述的存储器件，其中，所述第一有源层包括具有相对高迁移率的半导体材料，所述第二有源层包括具有相对低的漏电或相对大的禁带宽度的半导体材料。16.根据权利要求1或2所述的存储器件，其中，所述第一有源层与所述第二有源层在竖直方向上自对准。17.根据权利要求16所述的存储器件，其中，所述存储单元还包括：侧墙形式的隔离部，介于所述第一有源层与所述第二有源层之间，其中，所述第一有源层、所述第二有源层与所述隔离部在竖直方向上自对准。18.根据权利要求1或2所述的存储器件，其中，所述存储器件是动态随机存取存储器件，所述第一导电线对应于读字线和读位线之一，所述第二导电线对应于读字线和读位线中另一个，所述第三导电线对应于写位线，所述第四导电线对应于写字线。19.一种制造存储器件的方法，包括：在衬底上形成第一隔离层；在第一隔离层上形成第一连接线层，并将所述第一连接线层构图为沿第一方向彼此平行延伸的多条第一导电线；在所述第一隔离层和所述第一连接线层上形成第二隔离层；在所述第二隔离层上形成第二连接线层，并将所述第二连接线层构图为沿与所述第一方向交叉的第二方向彼此平行延伸的多条第二导电线；在所述第二隔离层和所述第二连接线层上形成第三隔离层；在所述第三隔离层上形成第三连接线层，并将所述第三连接线层构图为沿所述第一方向彼此平行延伸的多条第三导电线；在所述第三隔离层和所述第三连接线层上形成第四隔离层；形成多个开口，每个开口穿过所述第四隔离层、所述第三连接线层中的相应第三导电
线、所述第三隔离层、所述第二连接线层中的相应第二导电线、所述第二隔离层，并进入所述第一连接线层中的相应第一导电线；在每个所述开口中形成在竖直方向上彼此叠置的第一晶体管和第二晶体管以形成存储单元，其中，所述第一晶体管包括：第一有源层，包括与所述第一连接线层中的相应第一导电线电连接的第一源/漏区、与所述第二连接线层中的相应第二导电线电连接的第二源/漏区以及所述第一源/漏区与所述第二源/漏区之间的沟道区；所述第一有源层上的第一栅介质层；以及所述第一栅介质层上的第一栅导体层，所述第二晶体管包括：第二有源层，包括与所述第一栅导体层电连接的第一源/漏区、与所述第三连接线层中的相应第三导电线电连接的第二源/漏区以及所述第一源/漏区与所述第二源/漏区之间的沟道区，其中所述第一有源层与所述第二有源层的相邻部分在竖直方向上实质上对准；所述第二有源层上的第二栅介质层；以及所述第二栅介质层上的第二栅导体层；在所述第四隔离层上形成第四连接线层，所述第四连接线层包括沿所述第二方向延伸的多条第四导电线，其中，每个存储单元的所述第二栅导体层电连接至所述第四连接线层中的相应第四导电线。20.根据权利要求19所述的方法，其中，形成第一晶体管包括：在所述开口中以大致共形的方式形成第一有源层；在所述第一有源层上以大致共形的方式形成第一栅介质层；在形成有所述第一有源层和所述第一栅介质层的所述开口中填充第一栅导体层；回蚀所述第一栅导体层，使其顶面在竖直高度上处于所述第二连接线层的顶面附近；以回蚀后的所述第一栅导体层为掩模，选择性刻蚀所述第一栅介质层和所述第一有源层。21.根据权利要求20所述的方法，其中，形成第二晶体管包括：在所述开口中所述第一晶体管上，以大致共形的方式形成第二有源层；在所述第二有源层上以大致共形的方式形成第二栅介质层；在形成有所述第二有源层和所述第二栅介质层的所述开口中填充第二栅导体层；进行平坦化处理，使所述第二有源层、所述第二栅介质层和所述第二有源层留于所述开口内。22.根据权利要求20所述的方法，还包括：在所述开口的侧壁上形成侧墙形式的隔离部，所述隔离部遮蔽所述第一有源层的顶端。23.根据权利要求21所述的方法，还包括：在所述开口中所述第一晶体管上形成连接部，所述连接部与所述第一栅导体层物理接触。24.根据权利要求21或23所述的方法，还包括：
在所述第三隔离层中形成栅长控制层，所述栅长控制层包括绕开口设置的栅长控制垫，所述第二栅导体层的底面最低处低于所述栅长控制垫的顶面。25.根据权利要求19所述的方法，其中，以下至少之一成立：形成第二隔离层包括在所述第一隔离层和所述第一连接线层上淀积电介质材料，所述电介质材料的淀积厚度大于所述第一连接线层中第一导电线之间的间隔的一半，并无需对淀积的电介质材料进行平坦化处理；形成第三隔离层包括在所述第二隔离层和所述第二连接线层上淀积电介质材料，所述电介质材料的淀积厚度大于所述第二连接线层中第二导电线之间的间隔的一半，并无需对淀积的电介质材料进行平坦化处理；形成第四隔离层包括在所述第三隔离层和所述第三连接线层上淀积电介质材料，所述电介质材料的淀积厚度大于所述第三连接线层中第三导电线之间的间隔的一半，并无需对淀积的电介质材料进行平坦化处理。26.一种电子设备，包括根据权利要求1至18中任一项所述的存储器件。27.根据权利要求26所述的电子设备，其中，所述电子设备包括智能电话、个人计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。

技术总结
公开了一种存储器件及其制造方法及包括该存储器件的电子设备。根据实施例，该存储器件可以包括：在竖直方向上依次设置的第一至第四连接线层，彼此相邻的连接线层分别包括沿彼此相交的方向延伸的导电线；多个存储单元，分别包括叠置的第一晶体管和第二晶体管。第一晶体管的第一有源层包括与第一连接线层中的相应导电线电连接的第一源/漏区以及与第二连接线层中的相应导电线电连接的第二源/漏区。第二晶体管的第二有源层包括与第一晶体管的栅导体层电连接的第一源/漏区、与第三连接线层中的相应导电线电连接的第二源/漏区。每个存储单元的第二晶体管的栅导体层电连接至第四连接线层中的相应导电线。连接线层中的相应导电线。连接线层中的相应导电线。


技术研发人员：朱慧珑
受保护的技术使用者：中国科学院微电子研究所
技术研发日：2022.05.19
技术公布日：2022/11/1