适用于宽带数字tr芯片的上变频链路系统和装置
技术领域
1.本发明涉及数模混合芯片设计技术领域，具体涉及一种适用于宽带数字tr芯片的上变频链路系统和装置。
背景技术：2.随着数字技术的发展，数字tr组件(transmitter and receiver，收发组件)被越来越多地应用在雷达、卫星通信等系统中，承担了重要的作用。随着雷达带宽的不断提高和高速信号处理技术的发展，雷达系统对大批量数据传输的速度和效率有了更高的需求，由于阵列单元数目众多，采用传统的基于fpga的数字组件来完成数字阵收发会带来成本高、体积大的问题。
技术实现要素：3.本发明的目的在于克服上述技术不足，提供一种适用于宽带数字tr芯片的上变频链路系统和装置，解决现有技术中传统的基于fpga的数字组件来完成数字阵收发会带来成本高，体积大的技术问题。
4.为达到上述技术目的，第一方面，本发明的技术方案提供一种适用于宽带数字tr芯片的上变频链路系统，包括：
5.控制字解析单元，用于对自外部系统接收的控制字信息进行数据解析，得到上变频链路工作所需的波形种类及工作模式信息；
6.波形产生单元，与所述控制字解析单元连接，所述波形产生单元根据所述波形种类产生波形信号；
7.外部波形接收存储单元，与所述控制字解析单元和所述波形产生单元连接，所述外部波形接收存储单元用于接收外部波形数据并进行存储；
8.数据处理单元，与所述控制字解析单元和所述波形产生单元连接，所述数据处理单元用于对所述波形信号进行幅度相位补偿、通道内正交性校正及通道间一致性补偿；
9.dac ip核单元(digital to analog converter，数字模拟转换器)，与所述数据处理单元连接，所述dac ip核单元用于对所述波形信号进行数字模拟转换。
10.与现有技术相比，本发明的有益效果包括：
11.本发明的技术方案提供的适用于宽带数字tr芯片的上变频链路系统，通过对波形产生、上变频进行芯片化设计和对模拟dac ip核进行数模混合集成，在实现640msps采样率情况下能够有效降低系统成本，减小芯片面积，同时具有低功耗、高集成度的优点。本发明解决了现有数字tr芯片无法满足宽带波形数据产生需求的问题，克服fpga芯片在大规模使用情况下带来的高成本、大面积的不足。
12.根据本发明的一些实施例，所述波形产生单元包括：
13.多种波形码产生模块，与所述控制字解析单元连接，所述波形码产生模块用于根据所述控制字解析单元解析的控制字信息产生对应的所述波形信号；
14.cordic(coordinate rotation digital computer，坐标旋转数字计算方法)波形产生模块，与所述波形码产生模块连接，所述cordic波形产生模块用于将所述波形信号转换为对应频率相位的iq正交信号(对相位正交的调制信号)；
15.nco模块(numerically controlled oscillator，数字控制振荡器)，与所述cordic波形产生模块连接，所述nco模块用于对所述iq正交信号进行乘加运算实现对波形的频率相位调整；
16.幅度调整模块，输入端与所述nco模块连接，输出端与所述数据处理单元连接，所述幅度调整模块用于对所述iq正交信号进行波形幅度调整，并输出到所述数据处理单元。
17.根据本发明的一些实施例，所述波形产生单元还包括：
18.fifo控制模块(first input first output，先进先出队列)，与所述外部波形接收存储单元连接，所述波形产生单元从所述外部波形接收存储单元中按照所述fifo控制模块的读写控制时序要求读取指定的外部波形数据；
19.插值模块，与所述fifo控制模块和所述nco模块连接，所述插值模块用于对所述外部波形数据进行插值处理，并输出到所述nco模块。
20.根据本发明的一些实施例，所述波形产生单元还包括：
21.子控制字解析模块，与所述控制字解析单元、所述波形码产生模块、所述插值模块、所述nco模块、所述幅度调整模块和所述fifo控制模块连接，所述子控制字解析模块用于对所述控制字解析单元解析的所述控制字信息进行进一步解析得到最终波形产生所需的所有配置信息。
22.根据本发明的一些实施例，所述波形码产生模块至少包括以下任意两种：
23.线性调频模块、相位编码模块、fsk模块(frequency-shift keying，频移键控)、单载频模块和非线性调频模块。
24.根据本发明的一些实施例，所述插值模块包括：
25.配置寄存器，用于设置对所述外部波形数据的插值倍数；
26.fir滤波器，与所述配置寄存器连接，所述fir滤波器(finite impulse response，有限长单位冲激响应滤波器)用于对插值后的所述外部波形数据进行滤波处理，以消除插值出现的高频噪声。
27.根据本发明的一些实施例，所述数据处理单元包括：
28.均衡滤波模块，与所述波形产生单元连接，所述均衡滤波模块用于对所述波形产生单元输出的iq正交信号进行均衡滤波处理，以完成对所述iq正交信号在大带宽内的相位幅度一致性补偿；
29.反sinc模块，与所述均衡滤波模块连接，所述反sinc模块用于对所述iq正交信号进行反sinc函数处理以消除在变频时宽频带的幅度不一致性；
30.小数延时模块，与所述反sinc模块连接，所述小数延时模块用于调整波形群延时的时钟周期；
31.iq正交校正与直流偏置模块，与所述小数延时模块连接，所述iq正交校正与直流偏置模块用于对iq信号进行正交校正和直流偏置补偿；
32.dither(抖动)模块，与所述iq正交校正与直流偏置模块连接，所述dither模块用于降低dac由于量化误差引起的输出杂散。
33.根据本发明的一些实施例，所述小数延时模块包括：
34.系数存储rom，存储有归一化系数；
35.细调小数延迟，与所述系数存储rom连接；
36.粗调小数延时，与所述系数存储rom和所述细调小数延迟连接；
37.整数延时，与所述系数存储rom和所述粗调小数延时连接；
38.归一化乘法器，与所述系数存储rom和整数延时连接。
39.根据本发明的一些实施例，所述dac ip核单元包括：
40.两路输入锁存器、时序生成电路、偏置产生电路和两路dac核心，所述输入锁存器与所述dac核心连接，所述时序生成电路设置于所述两路输入锁存器之间，所述两路dac核心之间连接有所述时序生成电路和所述偏置产生电路。
41.第二方面，本发明的技术方案提供一种适用于宽带数字tr芯片的上变频链路装置，包括：八个完全相同的上变频通道，所述上变频通道设置有如第一方面中任意一项所述的适用于宽带数字tr芯片的上变频链路系统。
42.本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
43.本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中摘要附图要与说明书附图的其中一幅完全一致：
44.图1为本发明一个实施例提供的适用于宽带数字tr芯片的上变频链路系统的示意图；
45.图2为本发明另一个实施例提供的适用于宽带数字tr芯片的上变频链路系统的波形产生单元的组成图；
46.图3为本发明另一个实施例提供的适用于宽带数字tr芯片的上变频链路系统的插值模块原理图；
47.图4为本发明另一个实施例提供的适用于宽带数字tr芯片的上变频链路系统的nco模块组成图；
48.图5为本发明另一个实施例提供的适用于宽带数字tr芯片的上变频链路系统的数据处理单元组成图；
49.图6为本发明另一个实施例提供的适用于宽带数字tr芯片的上变频链路系统的小数延时模块组成图；
50.图7为本发明另一个实施例提供的适用于宽带数字tr芯片的上变频链路系统的dither模块结构图；
51.图8为本发明另一个实施例提供的适用于宽带数字tr芯片的上变频链路系统的模拟dac ip核的组成图。
52.附图标记说明：控制字解析单元110、波形产生单元120、外部波形接收存储单元130、数据处理单元140、dac ip核单元150、波形码产生模块121、cordic波形产生模块122、nco模块123、幅度调整模块124。
具体实施方式
53.为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
54.需要说明的是，虽然在系统示意图中进行了功能模块划分，在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于系统中的模块划分，或流程图中的顺序执行所示出或描述的步骤。说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
55.本发明提供了一种适用于宽带数字tr芯片的上变频链路系统，通过对波形产生、上变频进行芯片化设计和对模拟dac ip核进行数模混合集成，在实现640msps采样率情况下能够有效降低系统成本，减小芯片面积，同时具有低功耗、高集成度的优点。本发明解决了现有数字tr芯片无法满足宽带波形数据产生需求的问题，克服fpga芯片在大规模使用情况下带来的高成本、大面积的不足。
56.下面结合附图，对本发明实施例作进一步阐述。
57.参照图1，图1为本发明一个实施例提供的适用于宽带数字tr芯片的上变频链路系统的示意图。
58.在一实施例中，适用于宽带数字tr芯片的上变频链路系统包括：控制字解析单元110，用于对自外部系统接收的控制字信息进行数据解析，得到上变频链路工作所需的波形种类及工作模式信息；波形产生单元120，与控制字解析单元110连接，波形产生单元120根据波形种类产生波形信号；外部波形接收存储单元130，与控制字解析单元110和波形产生单元120连接，外部波形接收存储单元130用于接收外部波形数据并进行存储；数据处理单元140，与控制字解析单元110和波形产生单元120连接，数据处理单元140用于对波形信号进行幅度相位补偿、通道内正交性校正及通道间一致性补偿；dac ip核单元150，与数据处理单元140连接，dac ip核单元150用于对波形信号进行数字模拟转换。
59.可以理解的是，在芯片上电后，首先通过高速接口给上变频链路系统发送控制字信息，控制字解析单元110接收后对控制字进行地址数据解析后得到对上变频链路系统的配置参数，并输出给各个单元完成初始化配置。
60.当同步脉冲信号到来后，上变频链路系统开始进入工作状态，根据事先设置好的工作模式由波形单元产生相应的工作波形或由外部通高速接口直接写入波形数据到外部波形接收存储单元130，并对波形数据进行处理后输出给dac ip核，数据经过dac ip核后实现数字到模拟信号的转换，最终输出到组件的下一级。
61.控制字解析单元110对接收到的高速数据流信息进行识别，按照特定的数字协议进行同步头的寻找和对齐，之后开始解析包头，对后续的数据流按照地址进行逐一解析存放到寄存器中输出给其它单元。
62.参照图2，图2为本发明另一个实施例提供的适用于宽带数字tr芯片的上变频链路系统的波形产生单元120的组成图。
63.在一实施例中，适用于宽带数字tr芯片的上变频链路系统包括：控制字解析单元110，用于对自外部系统接收的控制字信息进行数据解析，得到上变频链路工作所需的波形种类及工作模式信息；波形产生单元120，与控制字解析单元110连接，波形产生单元120根
据波形种类产生波形信号；外部波形接收存储单元130，与控制字解析单元110和波形产生单元120连接，外部波形接收存储单元130用于接收外部波形数据并进行存储；数据处理单元140，与控制字解析单元110和波形产生单元120连接，数据处理单元140用于对波形信号进行幅度相位补偿、通道内正交性校正及通道间一致性补偿；dac ip核单元150，与数据处理单元140连接，dac ip核单元150用于对波形信号进行数字模拟转换。
64.波形产生单元120包括：多种波形码产生模块121，与控制字解析单元110连接，波形码产生模块121用于根据控制字解析单元110解析的控制字信息产生对应的波形信号；cordic波形产生模块122，与波形码产生模块121连接，cordic波形产生模块122用于将波形信号转换为对应频率相位的iq正交信号；nco模块123，与cordic波形产生模块122连接，nco模块123用于对iq正交信号进行乘加运算实现对波形的频率相位调整；幅度调整模块124，输入端与nco模块123连接，输出端与数据处理单元140连接，幅度调整模块124用于对iq正交信号进行波形幅度调整，并输出到数据处理单元140。
65.在一实施例中，适用于宽带数字tr芯片的上变频链路系统包括：控制字解析单元110，用于对自外部系统接收的控制字信息进行数据解析，得到上变频链路工作所需的波形种类及工作模式信息；波形产生单元120，与控制字解析单元110连接，波形产生单元120根据波形种类产生波形信号；外部波形接收存储单元130，与控制字解析单元110和波形产生单元120连接，外部波形接收存储单元130用于接收外部波形数据并进行存储；数据处理单元140，与控制字解析单元110和波形产生单元120连接，数据处理单元140用于对波形信号进行幅度相位补偿、通道内正交性校正及通道间一致性补偿；dac ip核单元150，与数据处理单元140连接，dac ip核单元150用于对波形信号进行数字模拟转换。
66.波形产生单元120包括：多种波形码产生模块121，与控制字解析单元110连接，波形码产生模块121用于根据控制字解析单元110解析的控制字信息产生对应的波形信号；cordic波形产生模块122，与波形码产生模块121连接，cordic波形产生模块122用于将波形信号转换为对应频率相位的iq正交信号；nco模块123，与cordic波形产生模块122连接，nco模块123用于对iq正交信号进行乘加运算实现对波形的频率相位调整；幅度调整模块124，输入端与nco模块123连接，输出端与数据处理单元140连接，幅度调整模块124用于对iq正交信号进行波形幅度调整，并输出到数据处理单元140。
67.波形产生单元120还包括：fifo控制模块，与外部波形接收存储单元130连接，波形产生单元120从外部波形接收存储单元130中按照fifo控制模块的读写控制时序要求读取指定的外部波形数据；插值模块，与fifo控制模块和nco模块123连接，插值模块用于对外部波形数据进行插值处理，并输出到nco模块123。
68.在一实施例中，适用于宽带数字tr芯片的上变频链路系统包括：控制字解析单元110，用于对自外部系统接收的控制字信息进行数据解析，得到上变频链路工作所需的波形种类及工作模式信息；波形产生单元120，与控制字解析单元110连接，波形产生单元120根据波形种类产生波形信号；外部波形接收存储单元130，与控制字解析单元110和波形产生单元120连接，外部波形接收存储单元130用于接收外部波形数据并进行存储；数据处理单元140，与控制字解析单元110和波形产生单元120连接，数据处理单元140用于对波形信号进行幅度相位补偿、通道内正交性校正及通道间一致性补偿；dac ip核单元150，与数据处理单元140连接，dac ip核单元150用于对波形信号进行数字模拟转换。
69.波形产生单元120包括：多种波形码产生模块121，与控制字解析单元110连接，波形码产生模块121用于根据控制字解析单元110解析的控制字信息产生对应的波形信号；cordic波形产生模块122，与波形码产生模块121连接，cordic波形产生模块122用于将波形信号转换为对应频率相位的iq正交信号；nco模块123，与cordic波形产生模块122连接，nco模块123用于对iq正交信号进行乘加运算实现对波形的频率相位调整；幅度调整模块124，输入端与nco模块123连接，输出端与数据处理单元140连接，幅度调整模块124用于对iq正交信号进行波形幅度调整，并输出到数据处理单元140。
70.波形产生单元120还包括：fifo控制模块，与外部波形接收存储单元130连接，波形产生单元120从外部波形接收存储单元130中按照fifo控制模块的读写控制时序要求读取指定的外部波形数据；插值模块，与fifo控制模块和nco模块123连接，插值模块用于对外部波形数据进行插值处理，并输出到nco模块123。波形产生单元120还包括：子控制字解析模块，与控制字解析单元110、波形码产生模块121、插值模块、nco模块123、幅度调整模块124和fifo控制模块连接，子控制字解析模块用于对控制字解析单元110解析的控制字信息进行进一步解析得到最终波形产生所需的所有配置信息。
71.可以理解的是，波形产生单元120包括：子控制字解析模块、fifo控制模块、多种波形码产生模块121、插值模块、cordic波形产生模块122、nco模块123、幅度调整模块124。子控制字解析模块对前面由控制字解析单元110传来的控制字信息进行更进一步解析得到最终波形产生所需的所有配置信息，波形产生方式有两大类，第一类是模块内部通过波形码产生模块121产生，第二类是直接由外部通过高速接口写入内部fifo控制模块后发射出去。当波形产生方式为第一类时，根据控制字信息，线性调频、相位编码、fsk、单载频、非线性调频模块中的某一个或几个开始工作，按照指定的波形种类和要求产生一定长度及数量的角度信号。cordic波形产生模块122将这些角度信号转换为对应频率相位的iq正交信号，再通过nco模块123进行乘加运算实现对波形的频率相位调整，为了避免溢出，经过幅度调整模块124对波形幅度进行调整后输出给数据处理单元140。当波形产生方式为第二类时，波形产生单元120直接从外部波形存储单元中按照fifo控制模块的读写控制时序要求读取指定的外部波形数据，由于存储空间有限，往往外部波形数据率较低，为了将较低的数据率恢复得到高数据率的波形，后面接一个插值模块对原始的波形数据进行插值后再输送给nco模块123做处理。波形产生单元120可分时依次产生前掩护波形、后掩护波形、脉内掩护波形、工作波形，也可对这些波形进行叠加实现数字多波束发射。
72.在一实施例中，适用于宽带数字tr芯片的上变频链路系统包括：控制字解析单元110，用于对自外部系统接收的控制字信息进行数据解析，得到上变频链路工作所需的波形种类及工作模式信息；波形产生单元120，与控制字解析单元110连接，波形产生单元120根据波形种类产生波形信号；外部波形接收存储单元130，与控制字解析单元110和波形产生单元120连接，外部波形接收存储单元130用于接收外部波形数据并进行存储；数据处理单元140，与控制字解析单元110和波形产生单元120连接，数据处理单元140用于对波形信号进行幅度相位补偿、通道内正交性校正及通道间一致性补偿；dac ip核单元150，与数据处理单元140连接，dac ip核单元150用于对波形信号进行数字模拟转换。
73.波形产生单元120包括：多种波形码产生模块121，与控制字解析单元110连接，波形码产生模块121用于根据控制字解析单元110解析的控制字信息产生对应的波形信号；
cordic波形产生模块122，与波形码产生模块121连接，cordic波形产生模块122用于将波形信号转换为对应频率相位的iq正交信号；nco模块123，与cordic波形产生模块122连接，nco模块123用于对iq正交信号进行乘加运算实现对波形的频率相位调整；幅度调整模块124，输入端与nco模块123连接，输出端与数据处理单元140连接，幅度调整模块124用于对iq正交信号进行波形幅度调整，并输出到数据处理单元140。波形码产生模块121至少包括以下任意两种：线性调频模块、相位编码模块、fsk模块、单载频模块和非线性调频模块。
74.参照图3和图4，图3为本发明另一个实施例提供的适用于宽带数字tr芯片的上变频链路系统的插值模块原理图；图4为本发明另一个实施例提供的适用于宽带数字tr芯片的上变频链路系统的nco模块123组成图。
75.在一实施例中，适用于宽带数字tr芯片的上变频链路系统包括：控制字解析单元110，用于对自外部系统接收的控制字信息进行数据解析，得到上变频链路工作所需的波形种类及工作模式信息；波形产生单元120，与控制字解析单元110连接，波形产生单元120根据波形种类产生波形信号；外部波形接收存储单元130，与控制字解析单元110和波形产生单元120连接，外部波形接收存储单元130用于接收外部波形数据并进行存储；数据处理单元140，与控制字解析单元110和波形产生单元120连接，数据处理单元140用于对波形信号进行幅度相位补偿、通道内正交性校正及通道间一致性补偿；dac ip核单元150，与数据处理单元140连接，dac ip核单元150用于对波形信号进行数字模拟转换。
76.波形产生单元120包括：多种波形码产生模块121，与控制字解析单元110连接，波形码产生模块121用于根据控制字解析单元110解析的控制字信息产生对应的波形信号；cordic波形产生模块122，与波形码产生模块121连接，cordic波形产生模块122用于将波形信号转换为对应频率相位的iq正交信号；nco模块123，与cordic波形产生模块122连接，nco模块123用于对iq正交信号进行乘加运算实现对波形的频率相位调整；幅度调整模块124，输入端与nco模块123连接，输出端与数据处理单元140连接，幅度调整模块124用于对iq正交信号进行波形幅度调整，并输出到数据处理单元140。
77.波形产生单元120还包括：fifo控制模块，与外部波形接收存储单元130连接，波形产生单元120从外部波形接收存储单元130中按照fifo控制模块的读写控制时序要求读取指定的外部波形数据；插值模块，与fifo控制模块和nco模块123连接，插值模块用于对外部波形数据进行插值处理，并输出到nco模块123。插值模块包括：配置寄存器，用于设置对外部波形数据的插值倍数；fir滤波器，与配置寄存器连接，fir滤波器用于对插值后的外部波形数据进行滤波处理，以消除插值出现的高频噪声。
78.插值模块支持1/2/4/8/16倍可调上变频插值，插值倍数由配置寄存器设定。为消除插值时出现的高频噪声，在每次x2插值之后，都有一个fir滤波器对数据进行滤波。其中1-2插值后有一个59阶固定系数fir滤波器，2-4插值之后的fir滤波器为23阶，4-8/8-16两个插值器后面的滤波器均为11阶。固定系数的滤波器为多棵华莱士树，经过多次合并后生成最终结果。固定系数的滤波器的延时及面积占用均较少，每个fir滤波器的延时为2-3个时钟周期。
79.nco模块123采用流水线结构，在初始相位控制字和频率控制字下对相位不断进行累加迭代，在计算前需要对输入的角度值进行象限判断后将其变换到0～90
°
范围内再进行计算，最后再将其反变换到原有象限得到最终结果。状态寄存器通过对输入角度的最高2位
进行判断来对象限变换模块进行控制，频率控制字和初始相位控制字均为32bit。
80.外部波形接收存储单元130将光纤传来的波形数据按照表1的波形数据接收协议要求分别存入三个4k大小的fifo中，分别对应前掩护波形、后掩护波形、工作波形，数据接收速率为10gbps。当波形产生单元120需要读取波形数据时，通过fifo控制模块按照波形产生要求的时序对三个fifo进行读写操作来完成。
81.表1
[0082][0083][0084]
参照图5，图5为本发明另一个实施例提供的适用于宽带数字tr芯片的上变频链路系统的数据处理单元140组成图。
[0085]
在一实施例中，适用于宽带数字tr芯片的上变频链路系统包括：控制字解析单元110，用于对自外部系统接收的控制字信息进行数据解析，得到上变频链路工作所需的波形种类及工作模式信息；波形产生单元120，与控制字解析单元110连接，波形产生单元120根据波形种类产生波形信号；外部波形接收存储单元130，与控制字解析单元110和波形产生单元120连接，外部波形接收存储单元130用于接收外部波形数据并进行存储；数据处理单元140，与控制字解析单元110和波形产生单元120连接，数据处理单元140用于对波形信号进行幅度相位补偿、通道内正交性校正及通道间一致性补偿；dac ip核单元150，与数据处理单元140连接，dac ip核单元150用于对波形信号进行数字模拟转换。
[0086]
波形产生单元120包括：多种波形码产生模块121，与控制字解析单元110连接，波形码产生模块121用于根据控制字解析单元110解析的控制字信息产生对应的波形信号；cordic波形产生模块122，与波形码产生模块121连接，cordic波形产生模块122用于将波形信号转换为对应频率相位的iq正交信号；nco模块123，与cordic波形产生模块122连接，nco模块123用于对iq正交信号进行乘加运算实现对波形的频率相位调整；幅度调整模块124，输入端与nco模块123连接，输出端与数据处理单元140连接，幅度调整模块124用于对iq正
交信号进行波形幅度调整，并输出到数据处理单元140。
[0087]
数据处理单元140包括：均衡滤波模块，与波形产生单元120连接，均衡滤波模块用于对波形产生单元120输出的iq正交信号进行均衡滤波处理，以完成对iq正交信号在大带宽内的相位幅度一致性补偿；反sinc模块，与均衡滤波模块连接，反sinc模块用于对iq正交信号进行反sinc函数处理以消除在变频时宽频带的幅度不一致性；小数延时模块，与反sinc模块连接，小数延时模块用于调整波形群延时的时钟周期；iq正交校正与直流偏置模块，与小数延时模块连接，iq正交校正与直流偏置模块用于对iq信号进行正交校正和直流偏置补偿；dither模块，与iq正交校正与直流偏置模块连接，dither模块用于降低dac由于量化误差引起的输出杂散。
[0088]
数据处理单元140包括：均衡滤波模块、反sinc模块、小数延时模块、iq正交校正与直流偏置模块和dither模块。波形产生单元120输出的波形数据进入数据处理单元140后首先通过一个内含63阶系数可配置的fir复数均衡滤波模块完成对波形数据在大带宽内的相位幅度一致性补偿，之后通过反sinc函数消除后面dac在变频时宽频带的幅度不一致性，反sinc函数为一个9阶固定系数fir。小数延时模块调整波形群延时的时钟周期，iq校正模块实现对iq信号的正交校正和直流偏置补偿。dither模块可降低dac由于量化误差引起的输出杂散。这些模块均为可旁路的，且各调整参数均为可配置，以满足不同应用背景下的需求。
[0089]
参照图6和图7，图6为本发明另一个实施例提供的适用于宽带数字tr芯片的上变频链路系统的小数延时模块组成图；图7为本发明另一个实施例提供的适用于宽带数字tr芯片的上变频链路系统的dither模块结构图。
[0090]
在一实施例中，适用于宽带数字tr芯片的上变频链路系统包括：控制字解析单元110，用于对自外部系统接收的控制字信息进行数据解析，得到上变频链路工作所需的波形种类及工作模式信息；波形产生单元120，与控制字解析单元110连接，波形产生单元120根据波形种类产生波形信号；外部波形接收存储单元130，与控制字解析单元110和波形产生单元120连接，外部波形接收存储单元130用于接收外部波形数据并进行存储；数据处理单元140，与控制字解析单元110和波形产生单元120连接，数据处理单元140用于对波形信号进行幅度相位补偿、通道内正交性校正及通道间一致性补偿；dac ip核单元150，与数据处理单元140连接，dac ip核单元150用于对波形信号进行数字模拟转换。
[0091]
波形产生单元120包括：多种波形码产生模块121，与控制字解析单元110连接，波形码产生模块121用于根据控制字解析单元110解析的控制字信息产生对应的波形信号；cordic波形产生模块122，与波形码产生模块121连接，cordic波形产生模块122用于将波形信号转换为对应频率相位的iq正交信号；nco模块123，与cordic波形产生模块122连接，nco模块123用于对iq正交信号进行乘加运算实现对波形的频率相位调整；幅度调整模块124，输入端与nco模块123连接，输出端与数据处理单元140连接，幅度调整模块124用于对iq正交信号进行波形幅度调整，并输出到数据处理单元140。
[0092]
数据处理单元140包括：均衡滤波模块，与波形产生单元120连接，均衡滤波模块用于对波形产生单元120输出的iq正交信号进行均衡滤波处理，以完成对iq正交信号在大带宽内的相位幅度一致性补偿；反sinc模块，与均衡滤波模块连接，反sinc模块用于对iq正交信号进行反sinc函数处理以消除在变频时宽频带的幅度不一致性；小数延时模块，与反
sinc模块连接，小数延时模块用于调整波形群延时的时钟周期；iq正交校正与直流偏置模块，与小数延时模块连接，iq正交校正与直流偏置模块用于对iq信号进行正交校正和直流偏置补偿；dither模块，与iq正交校正与直流偏置模块连接，dither模块用于降低dac由于量化误差引起的输出杂散。
[0093]
小数延时模块包括：系数存储rom，存储有归一化系数；细调小数延迟，与系数存储rom连接；粗调小数延时，与系数存储rom和细调小数延迟连接；整数延时，与系数存储rom和粗调小数延时连接；归一化乘法器，与系数存储rom和整数延时连接。
[0094]
可以理解的是，延时模块内部包括系数存储rom、细调小数延迟、粗调小数延时、整数延时和归一化乘法器五部分。其中细调小数延迟使用9阶fir滤波器实现。延迟时间0-0.200周期，调整间隔0.002周期，由7位系数控制。粗调小数延迟使用7阶fir滤波器实现。延迟时间0-0.875周期，调整间隔0.125周期，由3位系数控制。整数延迟为0-3拍，由2位控制码控制。归一化乘法器为16x16乘法器，16位归一化系数由系数存储rom提供。通过修改滤波器的加权系数，可以调整数据的相位，以此改变数据的延迟时间。对应每个延时的加权系数已设定，延迟时间由外部控制码选择，小数延时的输入和输出均为16bit。
[0095]
dither模块采用m序列结构，通过n个寄存器进行线性反馈来产生伪随机序列，具有周期性，每个寄存器的系数由阶数n对应的本征多项式决定，n和本征多项式均可通过控制字进行设置，默认初始化状态下的n为8，本征多项式为1+x2+x3+x4+x8。
[0096]
参照图8，图8为本发明另一个实施例提供的适用于宽带数字tr芯片的上变频链路系统的模拟dac ip核的组成图。
[0097]
在一实施例中，适用于宽带数字tr芯片的上变频链路系统包括：控制字解析单元110，用于对自外部系统接收的控制字信息进行数据解析，得到上变频链路工作所需的波形种类及工作模式信息；波形产生单元120，与控制字解析单元110连接，波形产生单元120根据波形种类产生波形信号；外部波形接收存储单元130，与控制字解析单元110和波形产生单元120连接，外部波形接收存储单元130用于接收外部波形数据并进行存储；数据处理单元140，与控制字解析单元110和波形产生单元120连接，数据处理单元140用于对波形信号进行幅度相位补偿、通道内正交性校正及通道间一致性补偿；dac ip核单元150，与数据处理单元140连接，dac ip核单元150用于对波形信号进行数字模拟转换。
[0098]
dac ip核可以是采用28nm工艺，为四通道12bit，最高采样率可达到640msps，可以提供差分电流输出，支持单端或差分配置。供电电压为0.9v和1.8v。其内部主要包括2路输入锁存器，2路dac转换电路，时序生成电路及偏置产生电路。输出电流可以用来直接驱动两个外接电阻性负载来获得两个互补的单端输出电压，也可以用来驱动外接变压器或放大器来获得单端输出电压。dac采用分段温度计译码的电流舵型结构，通过输入数字信号序列来控制不同位权电流源产生的电流的输出，将数字信号转换为模拟信号，可实现非常高的数据更新速率、12位固有静态精度和非常好的动态特性。内部带隙电压基准和外部电阻用于设置dac的满量程电流。dac以ip形式集成在数字tr芯片中，工作模式，满量程，启动时间等寄存器由控制字直接配置。
[0099]
本领域普通技术人员可以理解，上文中所公开方法中的全部或某些步骤、系统可以被实施为软件、固件、硬件及其适当的组合。某些物理组件或所有物理组件可以被实施为由处理器，如中央处理器、数字信号处理器或微处理器执行的软件，或者被实施为硬件，或
者被实施为集成电路，如专用集成电路。这样的软件可以分布在计算机可读介质上，计算机可读介质可以包括计算机存储介质(或非暂时性介质)和通信介质(或暂时性介质)。如本领域普通技术人员公知的，术语计算机存储介质包括在用于存储信息(诸如计算机可读指令、数据结构、程序模块或其他数据)的任何方法或技术中实施的易失性和非易失性、可移除和不可移除介质。计算机存储介质包括但不限于ram、rom、eeprom、闪存或其他存储器技术、cd-rom、数字多功能盘(dvd)或其他光盘存储、磁盒、磁带、磁盘存储或其他磁存储装置、或者可以用于存储期望的信息并且可以被计算机访问的任何其他的介质。此外，本领域普通技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。
[0100]
以上是对本发明的较佳实施进行了具体说明，但本发明并不局限于上述实施方式，熟悉本领域的技术人员在不违背本发明精神的前提下还可作出种种的等同变形或替换，这些等同的变形或替换均包含在本发明权利要求所限定的范围内。
[0101]
以上所述本发明的具体实施方式，并不构成对本发明保护范围的限定。任何根据本发明的技术构思所做出的各种其他相应的改变与变形，均应包含在本发明权利要求的保护范围内。
技术特征：1.一种适用于宽带数字tr芯片的上变频链路系统，其特征在于，包括：控制字解析单元，用于对自外部系统接收的控制字信息进行数据解析，得到上变频链路工作所需的波形种类及工作模式信息；波形产生单元，与所述控制字解析单元连接，所述波形产生单元根据所述波形种类产生波形信号；外部波形接收存储单元，与所述控制字解析单元和所述波形产生单元连接，所述外部波形接收存储单元用于接收外部波形数据并进行存储；数据处理单元，与所述控制字解析单元和所述波形产生单元连接，所述数据处理单元用于对所述波形信号进行幅度相位补偿、通道内正交性校正及通道间一致性补偿；dac ip核单元，与所述数据处理单元连接，所述dac ip核单元用于对所述波形信号进行数字模拟转换。2.根据权利要求1所述的适用于宽带数字tr芯片的上变频链路系统，其特征在于，所述波形产生单元包括：多种波形码产生模块，与所述控制字解析单元连接，所述波形码产生模块用于根据所述控制字解析单元解析的控制字信息产生对应的所述波形信号；cordic波形产生模块，与所述波形码产生模块连接，所述cordic波形产生模块用于将所述波形信号转换为对应频率相位的iq正交信号；nco模块，与所述cordic波形产生模块连接，所述nco模块用于对所述iq正交信号进行乘加运算实现对波形的频率相位调整；幅度调整模块，输入端与所述nco模块连接，输出端与所述数据处理单元连接，所述幅度调整模块用于对所述iq正交信号进行波形幅度调整，并输出到所述数据处理单元。3.根据权利要求2所述的适用于宽带数字tr芯片的上变频链路系统，其特征在于，所述波形产生单元还包括：fifo控制模块，与所述外部波形接收存储单元连接，所述波形产生单元从所述外部波形接收存储单元中按照所述fifo控制模块的读写控制时序要求读取指定的外部波形数据；插值模块，与所述fifo控制模块和所述nco模块连接，所述插值模块用于对所述外部波形数据进行插值处理，并输出到所述nco模块。4.根据权利要求3所述的适用于宽带数字tr芯片的上变频链路系统，其特征在于，所述波形产生单元还包括：子控制字解析模块，与所述控制字解析单元、所述波形码产生模块、所述插值模块、所述nco模块、所述幅度调整模块和所述fifo控制模块连接，所述子控制字解析模块用于对所述控制字解析单元解析的所述控制字信息进行进一步解析得到最终波形产生所需的所有配置信息。5.根据权利要求2所述的适用于宽带数字tr芯片的上变频链路系统，其特征在于，所述波形码产生模块至少包括以下任意两种：线性调频模块、相位编码模块、fsk模块、单载频模块和非线性调频模块。6.根据权利要求3所述的适用于宽带数字tr芯片的上变频链路系统，其特征在于，所述插值模块包括：配置寄存器，用于设置对所述外部波形数据的插值倍数；
fir滤波器，与所述配置寄存器连接，所述fir滤波器用于对插值后的所述外部波形数据进行滤波处理，以消除插值出现的高频噪声。7.根据权利要求2所述的适用于宽带数字tr芯片的上变频链路系统，其特征在于，所述数据处理单元包括：均衡滤波模块，与所述波形产生单元连接，所述均衡滤波模块用于对所述波形产生单元输出的iq正交信号进行均衡滤波处理，以完成对所述iq正交信号在大带宽内的相位幅度一致性补偿；反sinc模块，与所述均衡滤波模块连接，所述反sinc模块用于对所述iq正交信号进行反sinc函数处理以消除在变频时宽频带的幅度不一致性；小数延时模块，与所述反sinc模块连接，所述小数延时模块用于调整波形群延时的时钟周期；iq正交校正与直流偏置模块，与所述小数延时模块连接，所述iq正交校正与直流偏置模块用于对iq信号进行正交校正和直流偏置补偿；dither模块，与所述iq正交校正与直流偏置模块连接，所述dither模块用于降低dac由于量化误差引起的输出杂散。8.根据权利要求7所述的适用于宽带数字tr芯片的上变频链路系统，其特征在于，所述小数延时模块包括：系数存储rom，存储有归一化系数；细调小数延迟，与所述系数存储rom连接；粗调小数延时，与所述系数存储rom和所述细调小数延迟连接；整数延时，与所述系数存储rom和所述粗调小数延时连接；归一化乘法器，与所述系数存储rom和整数延时连接。9.根据权利要求1所述的适用于宽带数字tr芯片的上变频链路系统，其特征在于，所述dac ip核单元包括：两路输入锁存器、时序生成电路、偏置产生电路和两路dac核心，所述输入锁存器与所述dac核心连接，所述时序生成电路设置于所述两路输入锁存器之间，所述两路dac核心之间连接有所述时序生成电路和所述偏置产生电路。10.一种适用于宽带数字tr芯片的上变频链路装置，其特征在于，包括：八个完全相同的上变频通道，所述上变频通道设置有如权利要求1至9中任意一项所述的适用于宽带数字tr芯片的上变频链路系统。
技术总结本申请提供了一种适用于宽带数字TR芯片的上变频链路系统和装置，系统包括：控制字解析单元，用于对自外部系统接收的控制字信息进行数据解析；波形产生单元，根据波形种类产生波形信号；外部波形接收存储单元，用于接收外部波形数据并进行存储；数据处理单元，与控制字解析单元和波形产生单元连接，数据处理单元用于对波形信号进行幅度相位补偿、通道内正交性校正及通道间一致性补偿；DAC IP核单元，与数据处理单元连接，DAC IP核单元用于对波形信号进行数字模拟转换。本发明解决了现有数字TR芯片无法满足宽带波形数据产生需求的问题，克服FPGA芯片在大规模使用情况下带来的高成本、大面积的不足。大面积的不足。大面积的不足。
技术研发人员：李刚伟 杨洋 王嘉祥 李直
受保护的技术使用者：航天南湖电子信息技术股份有限公司
技术研发日：2022.07.07
技术公布日：2022/11/1
