存储器件及其制造方法及包括该存储器件的电子设备

1.本公开涉及半导体领域，具体地，涉及存储器件及其制造方法以及包括这种存储器件的电子设备。


背景技术：

2.动态随机存取存储器(dram)常采用电容器作为存储元件。例如，在常见的1t1c配置中，具有作为开关器件的一(1)个晶体管(t)以及作为存储元件的一(1)个电容器(c)。但是，随着存储器件的尺寸进一步缩小，用来制作电容器的面积也逐渐变小，从而难以确保电容器具有足够大的电容来保持数据。
3.已经提出了不采用电容器的3t0c配置dram。在这种配置中，具有三个晶体管，并且晶体管的栅电容可以代替电容器用作存储元件。但是，3t0c配置会占据相对大的面积。


技术实现要素：

4.有鉴于此，本公开的目的至少部分地在于提供一种能够节省面积的存储器件及其制造方法以及包括这种存储器件的电子设备。
5.根据本公开的一个方面，提供了一种存储器件，包括：相对于衬底在竖直方向上依次设置的第一连接线层、第二连接线层、第三连接线层和第四连接线层，其中，第一连接线层包括沿第一方向彼此平行延伸的多条第一导电线，第二连接线层和第三连接线层中之一包括沿与第一方向交叉的第二方向彼此平行延伸的多条导电线，以及第四连接线层包括沿第三方向彼此平行延伸的多条第四导电线；多个存储单元，其中，每个存储单元从第一连接线层中的相应第一导电线竖直延伸与第二连接线层或其中的相应导电线、第三连接线层或其中的相应导电线以及第四连接线层中的相应第四导电线分别形成电连接，且包括在竖直方向上彼此叠置的第一晶体管、第二晶体管和第三晶体管。第一晶体管包括：第一有源层，包括与第二连接线层或其中的相应导电线电连接的第一源/漏区、第二源/漏区以及在竖直方向上处于第一源/漏区与第二源/漏区之间的沟道区；第一有源层上的第一栅介质层；以及第一栅介质层上的第一栅导体层，其中，第一栅导体层向着第一连接线层中的相应第一导电线延伸以电连接到相应的第一导电线。第二晶体管包括：第二有源层，包括第一源/漏区、与第三连接线层或其中的相应导电线电连接的第二源/漏区以及在竖直方向上处于第一源/漏区与第二源/漏区之间的沟道区，其中，第一晶体管的第二源/漏区与第二晶体管的第一源/漏区彼此靠近且电连接；第二有源层上的第二栅介质层；以及第二栅介质层上的第二栅导体层，第二栅导体层与第一栅导体层彼此电隔离。第三晶体管包括：第三有源层，包括与第二栅导体层电连接的第一源/漏区、与第四连接线层中的相应第四导电线电连接的第二源/漏区以及在竖直方向上处于第一源/漏区与第二源/漏区之间的沟道区；第三有源层上的第三栅介质层；以及第三栅介质层上的第三栅导体层。该存储器件还包括：第五连接线层，在存储单元上方，包括沿与第三方向相交叉的第四方向延伸的多条第五导电线，其中，每个存储单元的第三栅导体层电连接至第五连接线层中的相应第五导电线。
6.根据本公开的另一方面，提供了一种制造型存储器件的方法，包括：在衬底上形成第一隔离层；在第一隔离层上形成第一连接线层，并将第一连接线层构图为沿第一方向彼此平行延伸的多条第一导电线；在第一隔离层和第一连接线层上依次形成第二隔离层、第二连接线层、第三隔离层和第三连接线层，其中，将第二连接线层和第三连接线层中之一构图为沿与第一方向交叉的第二方向彼此平行延伸的多条导电线；在第三连接线层上形成第四隔离层；在第四隔离层上形成第四连接线层，并将第四连接线层构图为沿第三方向彼此平行延伸的多条第四导电线；在第四隔离层和第四连接线层上形成第五隔离层；在第一连接线层至第四连接线层中的相应导电线彼此相交之处，形成多个竖直延伸的开口；在每个开口中形成在竖直方向上彼此叠置的第一晶体管、第二晶体管和第三晶体管以形成存储单元。第一晶体管包括：第一有源层，包括与第二连接线层或其中的相应导电线电连接的第一源/漏区、第二源/漏区以及在竖直方向上处于第一源/漏区与第二源/漏区之间的沟道区；第一有源层上的第一栅介质层；以及第一栅介质层上的第一栅导体层，其中，第一栅导体层向着第一连接线层中的相应第一导电线延伸以电连接到相应的第一导电线。第二晶体管包括：第二有源层，包括第一源/漏区、与第三连接线层或其中的相应导电线电连接的第二源/漏区以及在竖直方向上处于第一源/漏区与第二源/漏区之间的沟道区，其中，第一晶体管的第二源/漏区与第二晶体管的第一源/漏区彼此电连接；第二有源层上的第二栅介质层；以及第二栅介质层上的第二栅导体层，第二栅导体层与第一栅导体层彼此电隔离。第三晶体管包括：第三有源层，包括与第二栅导体层电连接的第一源/漏区、与第四连接线层中的相应第四导电线电连接的第二源/漏区以及在竖直方向上处于第一源/漏区与第二源/漏区之间的沟道区；第三有源层上的第三栅介质层；以及第三栅介质层上的第三栅导体层。该方法还包括：在第五隔离层上形成第五连接线层，第五连接线层包括沿与第三方向相交叉的第四方向延伸的多条第五导电线，其中，每个存储单元的第三栅导体层电连接至第五连接线层中的相应第五导电线。
7.根据本公开的另一方面，提供了一种电子设备，包括上述存储器件。
8.根据本公开的实施例，提供了一种存储器件，其中构成存储单元的晶体管彼此叠置，从而可以节省面积。特别是，各存储单元中彼此叠置的晶体管可以在竖直方向上自对准。
附图说明
9.通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
10.图1(a)至13(c)示出了根据本公开实施例的制造存储器件的流程中部分阶段的示意图；
11.图14(a)至16示出了根据本公开另一实施例的制造存储器件的流程中部分阶段的示意图；
12.图17(a)和17(b)示意性示出了根据本公开实施例的存储单元的等效电路图，
13.其中，图1(a)、4(a)、7(a)、11(a)、13(a)是俯视图，图1(a)中示出了aa
′
线、bb
′
线的位置，
14.图1(b)、5、6(a)、7(b)、11(b)、12(a)、13(b)、14(a)、15(a)是沿aa
′
线的截面图，
15.图2、3、4(b)、6(b)、7(c)、8至10、11(c)、12(b)、13(c)、14(b)、15(b)、16是沿bb
′
线的截面图，
16.图14(c)是栅长控制层的剖视图。
17.贯穿附图，相同或相似的附图标记表示相同或相似的部件。
具体实施方式
18.以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
19.在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
20.在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
21.根据本公开实施例的存储器件基于竖直型器件。竖直型器件可以包括相对于衬底的竖直有源区，包括设于上下两端的源/漏区以及位于源/漏区之间的沟道区。源/漏区之间可以通过沟道区形成导电通道。
22.根据本公开的实施例，可以通过电极来在有源区中限定源/漏区的位置。例如，有源区可以由实质上沿竖直方向(大致垂直于衬底表面的方向)延伸的半导体层(考虑到制作工艺，可以存在横向延伸的底部，如下所述)来限定。该半导体层中与电极相接的区域(例如，半导体层上下两端的区域)可以形成源/漏区，而源/漏区之间的区域可以形成沟道区。栅导体层可以介由栅介质层面对沟道区，以控制沟道区。电极可以包括存储器件的位线、字线或接地面、栅长控制垫等。
23.根据本公开实施例的存储器件可以是动态随机存取存储器(dram)，并且可以具有无电容配置，例如3t0c配置。在3t0c配置中，存储器件的每个存储单元可以具有三个晶体管，即，第一晶体管(例如，选择晶体管)、第二晶体管(例如，读晶体管)和第三晶体管(例如，写晶体管)。如上所述，这三个晶体管可以是竖直型器件，并因此可以易于彼此叠置，从而节省面积。这三个晶体管可以分别通过相应的有源区(结合相应的栅堆叠)来限定，并且如下所述可以是自对准的。例如，三个晶体管各自的有源层的相邻部分(例如，上述竖直延伸的半导体层)可以在竖直方向上实质上对准。另外，根据连接关系，晶体管(的有源区)之间可以具有隔离部，以实现电隔离。如下所述，这种隔离部也可以是自对准的。自对准的配置可以进一步节省面积。根据本公开的实施例，可以实现存储单元面积为4f2的dram。
24.根据本公开的实施例，可以设置处于不同层级的多个连接线层，以在有源区的不同高度分别限定源/漏区。例如，可以设置第一连接线层、第二连接线层、第三连接线层和第四连接线层，它们包括导电材料，并可以被分别构图为相应的导电线(连接线层在用作接地
面时，可以不被构图)。存储单元可以形成在不同连接线层中的导电线彼此相交之处。
25.第一连接线层可以设置在第一晶体管的下方，以限定第一晶体管的栅极。第二连接线层可以设置在第一晶体管的有源区的下端的竖直高度处，以限定第一晶体管的下端的源/漏区。第三连接线层可以设置在第二晶体管的有源区的上端的竖直高度处，以限定第二晶体管的上端的源漏区。第四连接线层可以设置在第三晶体管的有源区的上端的竖直高度处，以限定第三晶体管的上端的源/漏区。
26.在3t0c配置的情况下，第一晶体管的上端的源/漏区与第二晶体管的下端的源/漏区可以彼此电连接，这可以通过在第一晶体管与第二晶体管之间连续延伸的有源区来实现，且可以无需另外设置相应的连接线层。另外，第二晶体管的栅极可以电连接到第三晶体管的一个源/漏区(例如，下端的源/漏区)，因此对于第三晶体管，其下端的源/漏区可以通过第二晶体管的栅导体层来限定，而可以无需另外设置相应的连接线层。此外，还可以设置包括相应导电线的第五连接线层，以实现到各第三晶体管的栅极的电连接。在3t0c的配置下，第一连接线层中的导电线可以是读字线(rwl)，第二连接线层(中的导电线)可以是读位线(rbl)和接地面之一，第三连接线层(中的导电线)可以是读位线(rbl)和接地面中的另一个，第四连接线层中的导电线可以是写位线(wbl)，且第五连接线层中的导电线可以是写字线(wwl)。为便于寻址，rwl和rbl可以沿着彼此交叉(例如，垂直)的方向延伸，另外wbl和wwl可以沿着彼此交叉(例如，垂直)的方向延伸。另外，为便于阵列的制作，在竖直方向上相邻的连接线层中的导电线可以沿着彼此交叉(例如，垂直)的方向延伸。
27.各存储单元可以形成为竖直延伸以与各连接线层分别形成电连接。例如，各存储单元可以竖直延伸以穿过用来限定源/漏区的这些连接线层(上述的第二至第四连接线层，对于最下方的用以限定栅电极的第一连接线层，可以不穿过其中)。也即，各存储单元可以形成于导电线彼此相交之处的开口内。第一晶体管和第二晶体管的有源区如上所述可以彼此连续，且因此可以由相同的半导体层(以下称作“第一有源层”)来实现。第一有源层可以沿着开口的侧壁形成，于是可以呈环状。第一晶体管的第一栅介质层可以沿着第一有源层的下部的内壁延伸，且第一栅导体层可以填充第一栅介质层的内侧空间。第二晶体管的第二栅介质层可以沿着第一有源层的上部的内壁延伸，且第二栅导体层可以填充第二栅介质层的内侧空间。第一栅导体层与第二栅导体层之间可以彼此电隔离(例如，通过第二栅介质层)。第三晶体管中用作有源区的半导体层(以下称作“第二有源层”)可以沿着开口的侧壁形成，并且由于制造工艺还可以沿着第二晶体管的顶部延伸。于是，第二有源层可以呈杯状。第三晶体管的第三栅介质层可以沿着杯状的第二有源层的内壁延伸，且第三栅导体层可以填充第三栅介质层的内侧空间。这两三晶体管可以形成在基于同一掩模形成的开口中，并因此可以彼此自对准。例如，这三个晶体管各自的外侧壁的相邻部分可以在竖直方向上实质上共面(由开口的内侧壁限定)。
28.第一晶体管、第二晶体管和第三晶体管可以呈现基本上相同或者类似的形式：环状(或者由于制造工艺的原因而呈杯状)的有源层；设于有源层内侧的栅堆叠(包括栅介质层和栅导体层)；以及设于有源层外侧的连接线层，用以限定源/漏区。它们各自的有源层和栅堆叠可以具有相同的配置，当然也可以具有不同的配置，以进一步优化器件性能。例如，第一有源层可以包括具有相对高迁移率的半导体材料，以在第二晶体管用作读晶体管时减小读时间(或者，增大读速度)；而第二有源层可以包括具有相对低的漏电或相对大的禁带
宽度的半导体材料，以在第三晶体管用作写晶体管时增加数据保持能力。
29.为实现第一有源层与第二有源层之间的电隔离，可以在它们之间设置隔离部。这种隔离部可以实现为在开口的侧壁上形成的侧墙，并因此可以自对准于第一有源层与第二有源层之间。在此，隔离部可以显露第二栅导体层，以实现如上所述的第三晶体管的下端源/漏区与第二晶体管的栅极之间的电连接。例如，第二有源层可以直接与第二栅导体层物理接触。一方面，由于第二栅导体层的存在，在第二有源层的相应位置限定了下端源/漏区；另一方面，它们之间的直接物理接触实现了第三晶体管的下端源/漏区与第二晶体管的栅极之间的电连接。或者，在第二有源层与第二栅导体层之间可以另外设置例如金属的连接部，以降低二者之间的接触电阻。
30.这种存储器件例如可以如下制造。
31.可以在衬底上交替设置多个隔离层和多个连接线层，例如，第一隔离层、第一连接线层、第二隔离层、第二连接线层、第三隔离层、第三连接线层、第四隔离层、第四连接线层和第五隔离层。如上所述，各连接线层(除了用作接地面的连接线层之外)可以被构图为相应的导电线。可以在各导电线的相交之处，形成开口，从而这些开口可以在竖直方向上穿过各连接线层(可停止于最下方的第一连接线层)。可以在各开口中形成存储单元。如上所述，各存储单元可以包括彼此叠置的第一晶体管、第二晶体管和第三晶体管。可以通过向开口内依次形成相应的有源层、栅介质层和栅导体层来形成晶体管。在形成第二晶体管之后且在形成第三晶体管之前，可以通过侧墙工艺，来在开口的侧壁上形成隔离部，以遮蔽第一有源层的顶端。另外，在形成隔离部之后且在形成第三晶体管之前，还可以在开口内第二晶体管上形成与第二栅导体层物理接触的连接部(例如，金属)。此外，还可以在第五隔离层上形成包括相应导电线的第五连接线层，以实现到各第三晶体管的栅极的电连接。
32.本公开可以各种形式呈现，以下将描述其中一些示例。在以下的描述中，涉及各种材料的选择。材料的选择除了考虑其功能(例如，半导体材料用于形成有源区，电介质材料用于形成电隔离，导电材料用于形成电极、互连结构等)之外，还考虑刻蚀选择性。在以下的描述中，可能指出了所需的刻蚀选择性，也可能并未指出。本领域技术人员应当清楚，当以下提及对某一材料层进行刻蚀时，如果没有提到其他层也被刻蚀或者图中并未示出其他层也被刻蚀，那么这种刻蚀可以是选择性的，且该材料层相对于暴露于相同刻蚀配方中的其他层可以具备刻蚀选择性。
33.图1(a)至13(c)示出了根据本公开实施例的制造存储器件的流程中部分阶段的示意图。
34.如图1(a)和1(b)所示，提供衬底1001。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体si衬底、绝缘体上半导体(soi)衬底、化合物半导体衬底如sige衬底等。在以下的描述中，为方便说明，以体si衬底如si晶片为例进行描述。
35.在衬底1001上，可以通过例如淀积，形成第一隔离层1003和第一连接线层1005。第一隔离层1003可以包括电介质材料如氧化物(例如，氧化硅)，以实现电隔离，厚度例如为约20nm至200nm。第一连接线层1005可以包括导电材料，如金属例如钼(mo)、钌(ru)等，厚度例如为约5nm至100nm。如下所述，第一连接线层1005可以限定rwl。作为位线或字线，可以是沿着一定的方向平行延伸的若干导电线。
36.为此，如图中所示，可以在第一连接线层1005上形成光刻胶1007，并通过光刻将其
构图为沿着第一方向(图1(a)中纸面内的水平方向)延伸的线条。这些线条的线宽可以为约20nm至500nm，彼此之间的间隔w1可以为约10nm至50nm。
37.如图2所示，可以如此构图的光刻胶1007作为掩模，对第一连接线层1005进行选择性刻蚀，如竖直方向的反应离子刻蚀(rie)。rie可以停止于下方的第一隔离层1003。于是，第一连接线层1005可以被构图为对应于光刻胶1007的图案，即，在第一方向上平行延伸的第一导电线。之后，可以去除光刻胶1007。
38.在第一连接线层1005上，可以通过例如淀积，形成第二隔离层1009。第二隔离层1009可以包括电介质材料如氧化物、氮化物(例如，氮化硅)、碳化物(例如，碳化硅)等，以实现电隔离。在此，可以控制第二隔离层1009的淀积厚度大于w1/2，以填充第一连接线层1005中第一导电线之间的间隔，并能实现充分平坦的顶面，以避免使用平坦化工艺如化学机械抛光(cmp)。避免使用平坦化工艺可以使得第二隔离层1009的厚度(特别是在第一连接线层1005上的厚度)得到较好的控制。例如，第二隔离层1009(在第一连接线层1005上)的厚度可以为约10nm至100nm。
39.如图3所示，在第二隔离层1009上，可以通过例如淀积，形成第二连接线层1011和第三隔离层1013。第二连接线层1011可以包括导电材料，如金属例如mo、ru等，厚度例如为约5nm至20nm。如下所述，第二连接线层1011可以限定接地面。对于存储器件而言，地可以是公共的，因此第二连接线层1011可以不必构图为与各个存储单元相对应的分离部分，而是可以连续延伸，从而成为一体的导电板。当然，本公开不限于此。例如，第二连接线层1011也可以被构图为若干分离部分，例如若干导电线(例如，沿上述第一方向或者下述第二方向延伸的导电线)，或者若干导电板(例如，沿上述第一方向和下述第二方向呈阵列布置的导电块)，它们可以共同连接到地。第三隔离层1013可以包括电介质材料如氧化物、氮化物、碳化物等，以实现电隔离，厚度例如为约20nm至200nm。第三隔离层1013的厚度可以至少部分地限定第一晶体管和第二晶体管的栅长(或者说，沟道长度)。
40.如图4(a)和4(b)所示，在第三隔离层1013上，可以通过例如淀积，形成第三连接线层1015。类似地，第三连接线层1015可以包括导电材料，如金属例如mo、ru等，厚度例如为约5nm至20nm。如下所述，第三连接线层1015可以限定rbl。为便于对存储单元的阵列进行寻址，由第三连接线层1015限定的rbl可以形成为沿与由第一连接线层1015限定的rwl交叉(例如，垂直)的方向延伸的导电线。
41.为此，如图中所示，可以在第三连接线层1015上形成光刻胶1017，并通过光刻将其构图为沿着与第一方向交叉(例如，垂直)的第二方向(图4(a)中纸面内的竖直方向)延伸的线条。这些线条的线宽可以为约20nm至500nm，彼此之间的间隔w2可以为约10nm至50nm。
42.如图5所示，可以如此构图的光刻胶1017作为掩模，对第三连接线层1015进行选择性刻蚀，如竖直方向的rie。rie可以停止于下方的第三隔离层1013。于是，第三连接线层1015可以被构图为对应于光刻胶1017的图案，即，在第二方向上平行延伸的第三导电线。之后，可以去除光刻胶1017。
43.在第三连接线层1015上，可以通过例如淀积，形成第四隔离层1019。第四隔离层1019可以包括电介质材料如氧化物、氮化物、碳化物等，以实现电隔离。类似地，可以控制第四隔离层1019的淀积厚度大于w2/2，以填充第三连接线层1015中第三导电线之间的间隔，并能实现充分平坦的顶面，以避免使用平坦化工艺。避免使用平坦化工艺可以使得第四隔
离层1019的厚度(特别是在第三连接线层1015上的厚度)得到较好的控制，因为该厚度随后将至少部分地限定第三晶体管的栅长(或者说，沟道长度)。例如，第四隔离层1019(在第三连接线层1015上)的厚度可以为约20nm至200nm。
44.如图6(a)和6(b)所示，在第四隔离层1019上，可以形成第四连接线层1021和第五隔离层1023。第四连接线层1021可以包括导电材料，如金属例如mo、ru等，厚度例如为约5nm至20nm。如下所述，第四连接线层1021可以限定wbl。wbl可以是沿着一定的方向例如第三方向平行延伸的若干导电线。第三方向可以与前述第一方向或第二方向相同(在制作时较为方便，例如可以使用相同的掩模板)，或者也可以不同于第一方向和第二方向。
45.在该示例中，第四连接线层1021被示出为与第一连接线层1005实质上相同的构图，例如可以使用相同的掩模板。因此，关于第四连接线层1021的构图，可以参见以上结合图1(a)和1(b)以及图2的描述，在此不赘述。但是，本公开不限于此。只要各连接线层中的导电线之间在竖直方向上具有交叠部分，就可以在这些交叠部分中如下所述形成开口并在开口内形成存储单元。
46.第五隔离层1023可以包括电介质材料如氧化物、氮化物、碳化物等，以实现电隔离。第五隔离层1023可以按照第二隔离层1009的相同工艺来形成，可以参见以上结合图2的描述，在此不赘述。
47.通过以上工艺，形成了彼此相交的导电线(位线或字线)，而存储单元可以形成在这些导电线的相交之处。更具体地，彼此相交的导电线在衬底上限定了呈阵列布置的区域，可以在这些区域中形成存储单元(在3t0c配置中，可以形成三个晶体管)。
48.可以在这些区域中限定用于存储单元中晶体管的有源区的空间。
49.例如，如图7(a)、7(b)和7(c)所示，可以在第四隔离层1023上形成光刻胶1025。可以通过光刻，将光刻胶1025构图为具有一系列开口，以露出导电线彼此相交之处的区域。尽管在此光刻胶1025中的开口被示出为方形，但是开口的形状不限于此，而是可以包括适于制造的各种其他形状，例如矩形、圆形等。
50.以如此构图的光刻胶1025作为掩模，对下方的层进行选择性刻蚀，如竖直方向的rie。rie可以停止于第二隔离层1009。之后，可以去除光刻胶1025。
51.这样，第二连接线层1011、第三连接线层1015和第四连接线层1021中的各条导电线中均具有与光刻胶1025相对应的开口，这些开口呈阵列布置。在该示例中，各条导电线仍然保持沿着第一方向或第二方向连续延伸，而并未被这种开口完全断开。特别是，各条导电线具有绕着开口的外周而连续延伸的材料。但是，本公开不限于此。例如，在至少一些导电线处，开口可以并未被相应导电线完全围绕(例如，相应导电线可以偏在开口一侧，从而仅围绕开口的部分侧壁)。
52.在每一开口中，可以形成彼此叠置的三个竖直晶体管。
53.例如，如图8所示，可以通过淀积如直流(dc)磁控溅射、射频(rf)磁控溅射、原子层淀积(ald)等，以大致共形的方式，形成第一有源层1027。第一有源层1027可以包括半导体材料，以限定第一晶体管(例如，选择晶体管)的有源区。例如，第一有源层1027可以包括氧化物半导体，如氧化铟镓锌(igzo)，厚度为约5nm至100nm。可以通过选择性刻蚀，如竖直方向的rie，去除第一有源层1027位于开口底部的部分(以及位于开口外部的部分)。于是，第一有源层1027可以留于开口的侧壁上。由于此时第二隔离层1009中并未形成开口，于是形
成的第一有源层1027可以与限定rwl(将电连接到选择晶体管的栅极)的第一连接线层1005电隔离。
54.在侧壁上存在第一有源层1027的情况下，可以进一步加深开口。例如，可以通过竖直方向上的rie(可停止于第一连接线层1005)，在第二隔离层1009中形成开口。在加深后的开口中，可以通过淀积，以大致共形的方式，形成第一栅介质层1029。可以通过选择性刻蚀，如竖直方向的rie，去除第一栅介质层1029位于开口底部的部分(以及位于开口外部的部分)。例如，第一栅介质层1029可以包括氧化物电介质如氧化铝(al2o3)，厚度为约2nm至30nm。然后，可以通过淀积，形成第一栅导体层1031。第一栅导体层1031可以填充各开口中的剩余空间。第一栅导体层1031可以包括导体，例如导电氮化物如氮化钛(tin)、金属如钨(w)、导电氧化物如掺锌氧化铟(izo)等。可以通过湿法刻蚀、rie、原子层刻蚀(ale)等，回蚀第一栅导体层1031，使其顶面下降到第二连接线层1011的顶面与第三连接线层1015的底面之间。
55.由此，在每一开口中形成了第一晶体管(例如，选择晶体管)。如图8所示，每个第一晶体管可以包括第一有源层1027。第一有源层1027可以沿着开口的侧壁延伸，从而呈环状。第一有源层1027中与第二连接线层1011相接的区域可以限定第一晶体管的下端源/漏区。第一有源层1027中在下端源/漏区上方且介由第一栅介质层1029面对第一栅导体层1031的区域可以限定第一晶体管的沟道区，而第一有源层1027中在沟道区上方的区域可以限定第一晶体管的上端源/漏区。沟道长度或栅长可以由第一栅导体层1031在第二连接线层1011的顶面上方的高度限定。
56.在开口中第一晶体管上方，可以形成第二晶体管(例如，读晶体管)。例如，如图9所示，可以回蚀后的第一栅导体层1031作为掩模，通过例如湿法刻蚀、干法刻蚀、ale等，选择性刻蚀第一栅介质层1029。然后，可以与形成第一晶体管类似地形成第二栅介质层1033和第二栅导体层1035，不同之处在于第二栅介质层1033的底部无需被刻蚀，以实现第一晶体管与第二晶体管的栅极之间的电隔离。第二栅介质层1033和第二栅导体层1035的材料、厚度可以与第一栅介质层1029和第一栅导体层1031相同，当然也可以不同。在此，第二栅导体层1035的顶面可以被回蚀到第三连接线层1015的顶面附近。
57.在该示例中，先选择性刻蚀第一栅介质层1029然后再形成第二栅介质层1033。但是，本公开不限于此。例如，也可以不刻蚀第一栅介质层1029，而是在第一栅介质层1029上形成第二栅介质层1033。
58.另外，在该示例中，针对第二晶体管，并不另外形成有源层，而是利用与第一晶体管同样的第一有源层1027。但是，本公开不限于此。例如，可以回蚀后的第一栅导体层1031作为掩模，(如上所述选择性刻蚀第一栅介质层1029之后)选择性刻蚀第一有源层1027。然后，可以使用形成环状第一有源层1027的工艺，在每个开口中形成针对第二晶体管的环状第二有源层(其下端可以接触第一有源层1027的上端)。在该另外形成的第二有源上层上，可以如上所述形成第二栅介质层1033和第二栅导体层1035。这在第一晶体管和第二晶体管需要不同地优化时可以是有利的。
59.由此，在每一开口中形成了第二晶体管(例如，读晶体管)。如图9所示，每个第二晶体管可以包括第一有源层1027。第一有源层1027中与第三连接线层1015相接的区域可以限定第二晶体管的上端源/漏区。第一有源层1027中在上端源漏区下方且介由第二栅介质层
1033面对第二栅导体层1035的区域可以限定第二晶体管的沟道区，而第一有源层1027中在沟道区下方的区域可以限定第二晶体管的下端源/漏区。沟道长度或栅长可以由第二栅导体层1035在第三连接线层1015的底面下方的高度限定。
60.于是，第一晶体管的上端/源漏区与第二晶体管的下端源/漏区可以共享第一有源层1027中的相同区域(例如，在竖直高度上处于第一栅导体层1031的顶面与第二栅导体层1035的底面之间的区域)。
61.另外，如图10所示，可以回蚀后的第二栅导体层1035作为掩模，通过例如湿法刻蚀、干法刻蚀、ale等，分别选择性刻蚀第二栅介质层1033和第一有源层1027。第一有源层1027的顶面可以不超出第三连接线层1015的顶面。
62.在开口中第二晶体管上方，可以形成第三晶体管(例如，写晶体管)。为实现第二晶体管与第三晶体管之间的隔离，特别是有源区之间的隔离，可以形成隔离部1037。在此，考虑到第一有源层1027沿着开口的侧壁，可以在开口的侧壁上形成侧墙(spacer)形式的隔离部1037。例如，可以通过以大致共形的方式淀积一层电介质，然后对淀积的电介质进行各向异性刻蚀如竖直方向上的rie，以去除所淀积电介质的横向延伸部分，而留下其竖直延伸部分，从而形成侧墙。考虑到刻蚀选择性，例如在之前形成的各隔离层包括氧化物的情况下，隔离部1037可以看包括氮化物。
63.在此，隔离部1037沿着开口的侧壁布置，并在开口的中部露出第二栅导体层1035，以便于第二栅导体层1035随后电连接到第三晶体管。
64.第三晶体管可以类似地形成。例如，如图11(a)、11(b)和11(c)所示，可以在开口中第二晶体管上方依次形成第三有源层1041、第三栅介质层1043和第三栅导体层1045。它们的形成方法可以如以上结合图8针对第一有源层1027、第一栅介质层1029和第一栅导体层1031所述，不同之处在于无需刻蚀第三有源层1041和第三栅介质层1043的底部，且在淀积第二栅导体层1045之后可以进行平坦化处理如cmp，使得它们可以留于开口之内。第三有源层1041、第三栅介质层1043和第三栅导体层1045的材料、厚度可以与第一有源层1027、第一栅介质层1029和第一栅导体层1031相同，当然也可以不同。特别是，第三有源层1041可以包括具有相对低的漏电或相对大的禁带宽度(例如，相对于硅)的半导体材料以增加数据保持能力，而第一有源层1027可以包括具有相对高的迁移率(例如，相对于硅)的半导体材料以减小读时间(或者，增大读速度)。
65.由此，在每一开口中形成了第三晶体管(例如，写晶体管)。如图所示，每个第三晶体管可以包括第三有源层1041。第三有源层1041可以沿着开口的侧壁和第一晶体管(以及隔离部1037)的顶面延伸，从而呈杯状。第三有源层1041中与第四连接线层1021相接的部分可以限定第三晶体管的上端源/漏区，第三有源层1041中与第二栅导体层1035相接的部分可以限定第二晶体管的下端源/漏区，上、下端源/漏区之间的部分为沟道区，受第三栅导体层1045(介由第三栅介质层1043)控制。沟道长度或栅长主要由第四隔离层1019的厚度限定。
66.根据本公开的另一实施例，如图12(a)和12(b)所示，在制作第三晶体管之前，可以先在各开口中形成一连接部1041
′
。例如，可以通过淀积导电材料如金属，对淀积的导电材料进行平坦化处理如cmp，并回蚀平坦化的导电材料来形成连接部1041
′
。通过连接部1041
′
，可以降低与第二栅导体层1035之间的接触电阻。另外，通过连接部1041
′
，还可以调
整第三晶体管的第三栅导体层1045的底部的位置，如下所述这对于控制第三晶体管的栅长可以是有利的。以下，以图12(a)和12(b)所示的情形为例进行描述，但这些描述同样适用于图11(a)、11(b)和11(c)所示的情形。
67.另外，在第五隔离层1023上，可以形成第五连接线层。例如，如图13(a)、13(b)和13(c)所示，可以通过例如淀积，形成第六隔离层1047。第六隔离层1047可以包括电介质材料如氧化物、氮化物、碳化物等，以实现电隔离。在第六隔离层1047中，可以通过例如双大马士革工艺，形成与各个第三晶体管的第三栅导体层1045相对应的开口以及沿第四方向延伸的槽。在第六隔离层1047中如此形成的开口和槽中，可以通过例如淀积然后平坦化，来填充导电材料。填充到第六隔离层1047的开口中的导电材料可以形成接触插塞1049，而填充到第六隔离层1047的槽中的导电材料可以形成第五导电线1051。第五导电线1051可限定wwl。为便于对存储单元进行寻址，由第五导电线1051限定的wwl可以与第四连接线层1021中的第四导电线限定的wbl彼此相交。也即，第四方向可以与第三方向交叉(例如，垂直)。在该示例中，在第三方向与第一方向实质上相同的情况下，第四方向可以与第二方向实质上相同。
68.这样，就得到了根据该实施例的存储单元。
69.如图17(a)所示，作为选择晶体管ts的第一晶体管可以连接在第二连接线层1011(接地面)与作为读晶体管tr的第二晶体管之间，其栅极电连接至第一连接线层1005中的第一导电线(例如，rwl)。第二晶体管可以连接在第一晶体管与第三连接线层1015中的第三导电线(例如，rbl)之间。作为写晶体管tw的第三晶体管可以连接在第二晶体管的栅极与第四连接线层1021中的第四导电线(例如，wbl)之间，且其栅极电连接至第五连接线层中的第五导电线1051(例如，wwl)。
70.在这种存储单元中，可以不另外设置存储元件如电容器，而是可以由读晶体管tr的栅电容来充当存储元件。写晶体管和读晶体管之间的节点是存储节点sn。于是，得到了3t0c配置。
71.根据另一实施例，第二连接线层1011与第三连接线层1015的位置可以交换，例如通过改变它们的形成顺序。这种情况下，作为选择晶体管ts的第一晶体管可以连接在第三连接线层1015中的第三导电线(例如，rbl)与作为读晶体管tr的第二晶体管之间，且第二晶体管可以连接在第一晶体管与第二连接线层1011(接地面)之间。得到如图17(b)所示的配置。
72.在上述实施例中，各晶体管的栅长可能存在相对大的工艺波动。根据本公开的实施例，可以更准确地控制晶体管的栅长。
73.图14(a)至16示出了根据本公开另一实施例的制造存储器件的流程中部分阶段的示意图。以下，将主要描述该实施例与上述实施例之间的不同之处。
74.可以如以上结合图1(a)至3所述，依次在衬底1001上形成第一隔离层1003、第一连接线层1005、第二隔离层1009和第二连接线层1011。类似地，可以在第二连接线层1011上形成第三隔离层1013
′
，不同之处在于在第三隔离层1013
′
中可以插入栅长控制层1201，如图14(a)、14(b)和14(c)所示。例如，可以按照以上形成隔离层的方式，在第二连接线层1011上形成第三隔离层1013
′
的下部。在第三隔离层1013
′
的下部上，可以通过例如淀积，来形成栅长控制层1201。栅长控制层1201可以包括导电材料，如金属例如mo、ru等，厚度例如为约10nm至150nm。可以通过选择性刻蚀如rie，将栅长控制层1201构图为与各个存储单元相对
应的栅长控制垫。例如，栅长控制层1201可以基于以上用于构图第一连接线层的掩模和用于构图第三连接线层的掩模的组合图案(图1(a)中所示的图案+图4(a)中所示的图案)来构图，从而得到的栅长控制垫可以位于第一连接线层中的第一导电线与第三连接线层中的第三导电线彼此相交之处，如图14(c)(栅长控制层1201在平行于衬底表面的平面上的剖视图)所示。然后，可以按照以上形成隔离层的方式，在栅长控制层1201上形成第三隔离层1013
′
的上部。
75.在第三隔离层1013
′
上，同样可以如以上结合图4(a)至5所述，形成第三连接线层1015，并可以类似地在第三连接线层1015上形成第四隔离层1019
′
，在第四隔离层1019
′
中可以类似地插入栅长控制层1203，如图15(a)和15(b)所示。关于第四隔离层1019
′
和栅长控制层1203的形成，可以参见以上关于第三隔离层1013
′
和栅长控制层1201的描述。
76.接下来，工艺可以如上述实施例中进行。例如，如图16所示，可以限定用于存储单元中晶体管的有源区的空间，也即，形成呈阵列布置的一系列开口。类似地，这些开口也分别穿过栅长控制层1201、1203中的相应栅长控制垫。然后，可以在这些开口中形成彼此叠置的第一晶体管至第三晶体管。
77.在此，设置了连接部1041
′
，以更好地限定第三晶体管的沟道区的下端。更具体地，连接部1041
′
的顶面可以处于栅长控制层1203的顶面与底面之间(并因此与栅长控制层1203相接)，于是第三有源层1041的下部被例如金属的导电材料(连接部1041
′
、栅长控制层1203中的栅长控制垫)围绕，并因此被限定为下端的源/漏区。该下端源/漏区的顶部由栅长控制层1203的顶面限定。另一方面，上端源/漏区的底部由第四连接线层1021的底面限定。于是，上端源/漏区与下端源/漏区之间的沟道区长度(或栅长)可以由栅长控制层1203的顶面与第四连接线层1021的底面之间的间隔，也即第四隔离层1019
′
的上部的厚度(在栅长控制层1203上方的厚度)来确定。在此，第三栅导体层1045的底面处于栅长控制层1203的顶面与底面之间，以便能覆盖所述间隔或所述厚度的整个竖直范围。
78.在该示例中，连接部1041
′
的顶面被示出为实质上平坦，且处于栅长控制层1203的顶面与底面之间。但是，本公开不限于此。连接部1041
′
的顶面可以并非平坦，而是可以呈现例如这样的形状：在开口的中部较低，而在开口的侧壁附近较高，特别是在开口较细的情况下。或者，也可以不设置连接部1041
′
。在这些情况下，第三有源层1041的底部也可以在下部结构上并非平坦地延伸，例如在(中间低、两边高的)连接部1041
′
上延伸，或者在未设置连接部1041
′
的情况下如上述实施例中一样在栅导体层1031和隔离部1037上延伸。此时，栅导体层1045的底面可能并非平坦，其最低处可以低于栅长控制层1203中的栅长控制垫的顶面，以便能覆盖所述间隔或所述厚度的整个竖直范围。
79.类似地，第一栅导体层1031的顶面最高处可以高于栅长控制层1201的底面(第一栅导体层1031的顶面在基本上平坦的情况下可以处于栅长控制层1201的顶面与底面之间)，且第二栅导体层1035的底面最低处可以低于栅长控制层1201的顶面(第二栅导体层1035的底面在基本上平坦的情况下可以处于栅长控制层1201的顶面与底面之间)。因此，第一晶体管的栅长可以由第二连接线层1011的顶面与栅长控制层1201的底面之间的间隔，也即第三隔离层1013
′
的下部的厚度(在栅长控制层1201下方的厚度)来确定，而第二晶体管的栅长可以由栅长控制层1201的顶面与第三连接线层1015的底面之间的间隔，也即第三隔离层1013
′
的上部的厚度(在栅长控制层1201上方的厚度)来确定。
80.在该示例中，提供了两个栅长控制层1201和1203。根据其他实施例，可以仅提供其中一个。
81.根据本公开实施例的存储器件可以应用于各种电子设备。例如，存储器件可以存储电子设备操作所需的各种程序、应用和数据。电子设备还可以包括与存储器件相配合的处理器。例如，处理器可以通过运行存储器件中存储的程序来操作电子设备。这种电子设备例如智能电话、个人计算机(pc)、平板电脑、人工智能设备、可穿戴设备或移动电源等。
82.在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
83.以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

技术特征：
1.一种存储器件，包括：相对于衬底在竖直方向上依次设置的第一连接线层、第二连接线层、第三连接线层和第四连接线层，其中，所述第一连接线层包括沿第一方向彼此平行延伸的多条第一导电线，所述第二连接线层和所述第三连接线层中之一包括沿与所述第一方向交叉的第二方向彼此平行延伸的多条导电线，以及所述第四连接线层包括沿第三方向彼此平行延伸的多条第四导电线；多个存储单元，其中，每个存储单元从所述第一连接线层中的相应第一导电线竖直延伸与所述第二连接线层或其中的相应导电线、所述第三连接线层或其中的相应导电线以及所述第四连接线层中的相应第四导电线分别形成电连接，且包括在竖直方向上彼此叠置的第一晶体管、第二晶体管和第三晶体管，其中，所述第一晶体管包括：第一有源层，包括与所述第二连接线层或其中的相应导电线电连接的第一源/漏区、第二源/漏区以及在竖直方向上处于所述第一源/漏区与所述第二源/漏区之间的沟道区；所述第一有源层上的第一栅介质层；以及所述第一栅介质层上的第一栅导体层，其中，所述第一栅导体层向着所述第一连接线层中的相应第一导电线延伸以电连接到相应的第一导电线，所述第二晶体管包括：第二有源层，包括第一源/漏区、与所述第三连接线层或其中的相应导电线电连接的第二源/漏区以及在竖直方向上处于所述第一源/漏区与所述第二源/漏区之间的沟道区，其中，所述第一晶体管的第二源/漏区与所述第二晶体管的第一源/漏区彼此靠近且电连接；所述第二有源层上的第二栅介质层；以及所述第二栅介质层上的第二栅导体层，所述第二栅导体层与所述第一栅导体层彼此电隔离，所述第三晶体管包括：第三有源层，包括与所述第二栅导体层电连接的第一源/漏区、与所述第四连接线层中的相应第四导电线电连接的第二源/漏区以及在竖直方向上处于所述第一源/漏区与所述第二源/漏区之间的沟道区；所述第三有源层上的第三栅介质层；以及所述第三栅介质层上的第三栅导体层；第五连接线层，在所述存储单元上方，包括沿与所述第三方向相交叉的第四方向延伸的多条第五导电线，其中，每个存储单元的所述第三栅导体层电连接至所述第五连接线层中的相应第五导电线。2.根据权利要求1所述的存储器件，其中，所述第一有源层、所述第二有源层与所述第三有源层彼此的相邻部分在竖直方向上实质上对准。3.根据权利要求2所述的存储器件，其中，所述第一有源层、所述第二有源层与所述第三有源层各自的外侧壁的相邻部分在竖直方向上实质上共面。4.根据权利要求1所述的存储器件，其中，其中，每个存储单元被所述第二连接线层或其中的相应导电线、所述第三连接线层或其中的相应导电线以及所述第四连接线层中的相应第四导电线至少之一所围绕。
5.根据权利要求1所述的存储器件，其中，所述第二连接线层和所述第三连接线层中另一个为一体的导电板。6.根据权利要求1所述的存储器件，其中，所述第一有源层和所述第二有源层由相同半导体层提供。7.根据权利要求6所述的存储器件，其中，所述第一晶体管的第二源/漏区与所述第二晶体管的第一源/漏区是所述半导体层中在竖直方向上处于所述第一栅导体层的顶面与所述第二栅导体层的底面之间的区域。8.根据权利要求6所述的存储器件，其中，所述半导体层呈竖直延伸的环形，所述环形的半导体层的外侧壁在下部与所述第二连接线层或其中的相应导电线物理接触且在上部与所述第三连接线层或其中的相应导电线物理接触。9.根据权利要求8所述的存储器件，其中，所述第一栅介质层沿着所述环形的半导体层的内侧壁延伸，所述第一栅导体层填充所述第一栅介质层的内侧空间，且向着所述第一连接线层中的相应第一导电线伸出并与相应第一导电线物理接触。10.根据权利要求8所述的存储器件，其中，所述第二栅介质层具有沿着所述环形的半导体层的内侧壁延伸的竖直延伸部以及底部，所述第二栅导体层填充所述第二栅介质层的内侧空间，所述第一栅导体层和所述第二栅导体层通过所述第二栅介质层的底部而彼此电隔离。11.根据权利要求8所述的存储器件，其中，所述第三有源层具有底部以及从所述底部竖直向上延伸的竖直延伸部，其中，所述底部与所述第二栅导体层电连接，所述竖直延伸部与所述第四连接线层中的相应第四导电线物理接触。12.根据权利要求11所述的存储器件，其中，所述第三有源层的底部与所述第二栅导体层物理接触。13.根据权利要求11所述的存储器件，其中，所述存储单元还包括：介于所述第二晶体管与所述第三晶体管之间的连接部，其中，所述第三有源层的底部通过所述连接部与所述第二栅导体层电连接。14.根据权利要求11所述的存储器件，其中，所述第三栅介质层沿着所述第三有源层的内壁延伸，所述第三栅导体层填充所述第三栅介质层的内侧空间。15.根据权利要求11所述的存储器件，其中，所述环形的半导体层与所述第三有源层的竖直延伸部在竖直方向上实质上对准。16.根据权利要求11所述的存储器件，还包括：所述第二连接线层与所述第三连接线层之间的第一栅长控制层，其中，所述第一栅长控制层包括绕存储单元设置的第一栅长控制垫，所述第一栅导体层的顶面最高处高于所述第一栅长控制垫的底面，所述第二栅导体层的底面最低处低于所述第一栅长控制垫的顶面；和/或所述第三连接线层与所述第四连接线层之间的第二栅长控制层，其中，所述第二栅长控制层包括绕存储单元设置的第二栅长控制垫，所述第三栅导体层的底面最低处低于所述第二栅长控制垫的顶面。17.根据权利要求11所述的存储器件，其中，所述存储单元还包括：侧墙形式的隔离部，介于所述半导体层与所述第三有源层之间。
18.根据权利要求17所述的存储器件，其中，所述环形的半导体层、所述第三有源层的竖直延伸部与所述隔离部的外侧壁在竖直方向上实质上共面。19.根据权利要求1所述的存储器件，其中，所述第一有源层、所述第二有源层和所述第三有源层中至少之一包括氧化铟镓锌。20.根据权利要求1所述的存储器件，其中，所述第二有源层包括具有相对高迁移率的半导体材料，所述第三有源层包括具有相对低的漏电或相对大的禁带宽度的半导体材料。21.根据权利要求1所述的存储器件，其中，所述第一有源层、所述第二有源层和所述第三有源层在竖直方向上自对准。22.根据权利要求21所述的存储器件，其中，所述存储单元还包括：侧墙形式的隔离部，介于所述第二有源层与所述第三有源层之间，其中，所述第一有源层、所述第二有源层、所述第三有源层与所述隔离部在竖直方向上自对准。23.根据权利要求1所述的存储器件，其中，所述存储器件是动态随机存取存储器件，所述第一导电线对应于读位线，所述第二连接线层和所述第三连接线层中之一的相应导电线对应于读字线，所述第二连接线层和所述第三连接线层中另一个对应于接地面，所述第四导电线对应于写位线，所述第五导电线对应于写字线。24.一种制造存储器件的方法，包括：在衬底上形成第一隔离层；在所述第一隔离层上形成第一连接线层，并将所述第一连接线层构图为沿第一方向彼此平行延伸的多条第一导电线；在所述第一隔离层和所述第一连接线层上依次形成第二隔离层、第二连接线层、第三隔离层和第三连接线层，其中，将所述第二连接线层和所述第三连接线层中之一构图为沿与所述第一方向交叉的第二方向彼此平行延伸的多条导电线；在第三连接线层上形成第四隔离层；在所述第四隔离层上形成第四连接线层，并将所述第四连接线层构图为沿第三方向彼此平行延伸的多条第四导电线；在所述第四隔离层和所述第四连接线层上形成第五隔离层；在所述第一连接线层至所述第四连接线层中的相应导电线彼此相交之处，形成多个竖直延伸的开口；在每个所述开口中形成在竖直方向上彼此叠置的第一晶体管、第二晶体管和第三晶体管以形成存储单元，其中，所述第一晶体管包括：第一有源层，包括与所述第二连接线层或其中的相应导电线电连接的第一源/漏区、第二源/漏区以及在竖直方向上处于所述第一源/漏区与所述第二源/漏区之间的沟道区；所述第一有源层上的第一栅介质层；以及所述第一栅介质层上的第一栅导体层，其中，所述第一栅导体层向着所述第一连接线层中的相应第一导电线延伸以电连接到相应的第一导电线，所述第二晶体管包括：第二有源层，包括第一源/漏区、与所述第三连接线层或其中的相应导电线电连接的第
二源/漏区以及在竖直方向上处于所述第一源/漏区与所述第二源/漏区之间的沟道区，其中，所述第一晶体管的第二源/漏区与所述第二晶体管的第一源/漏区彼此电连接；所述第二有源层上的第二栅介质层；以及所述第二栅介质层上的第二栅导体层，所述第二栅导体层与所述第一栅导体层彼此电隔离，所述第三晶体管包括：第三有源层，包括与所述第二栅导体层电连接的第一源/漏区、与所述第四连接线层中的相应第四导电线电连接的第二源/漏区以及在竖直方向上处于所述第一源/漏区与所述第二源/漏区之间的沟道区；所述第三有源层上的第三栅介质层；以及所述第三栅介质层上的第三栅导体层；在所述第五隔离层上形成第五连接线层，所述第五连接线层包括沿与所述第三方向相交叉的第四方向延伸的多条第五导电线，其中，每个存储单元的所述第三栅导体层电连接至所述第五连接线层中的相应第五导电线。25.根据权利要求24所述的方法，其中，形成所述开口包括：形成贯穿所述第五隔离层、所述第四连接线层中的相应第四导电线、所述第四隔离层、所述第三连接线层或其中的相应导电线、所述第三隔离层以及所述第二连接线层或其中的相应导电线的预备开口，以显露第二隔离层，形成第一晶体管包括：在所述预备开口的内侧壁上形成第一有源层；经由内侧壁上形成有所述第一有源层的所述预备开口，选择性刻蚀所述第二隔离层，以加深所述预备开口从而显露所述第一连接线层中的相应第一导电线，其中加深的所述预备开口形成所述开口；在所述第一有源层的内侧壁以及所述开口的内侧壁上形成第一栅介质层；在所述开口中填充第一栅导体层；以及回蚀所述第一栅导体层，使其顶面在竖直高度上处于所述第二连接线层的顶面与所述第三连接线层的底面之间。26.根据权利要求25所述的方法，其中，形成第二晶体管包括：在所述开口内所述第一栅导体层上方，以大致共形的方式形成第二栅介质层；在所述开口中填充第二栅导体层；回蚀所述第二栅导体层，使其顶面在竖直高度上处于所述第三连接线层的顶面附近；以回蚀后的所述第二栅导体层为掩模，选择性刻蚀所述第二栅介质层和所述第一有源层。27.根据权利要求26所述的方法，其中，在形成所述第二栅介质层之前，该方法还包括：以回蚀后的所述第一栅导体层为掩模，选择性刻蚀所述第一栅介质层。28.根据权利要求26所述的方法，其中，形成第三晶体管包括：在所述开口中所述第二晶体管上方，以大致共形的方式形成第三有源层；在所述第三有源层上以大致共形的方式形成第三栅介质层；在所述开口中填充第三栅导体层；
进行平坦化处理，使所述第三有源层、所述第三栅介质层和所述第三有源层留于所述开口内。29.根据权利要求26所述的方法，还包括：在所述开口的侧壁上形成侧墙形式的隔离部，所述隔离部遮蔽所述第一有源层的顶端。30.根据权利要求28所述的方法，还包括：在所述开口中所述第二晶体管上形成连接部，所述连接部与所述第二栅导体层物理接触。31.根据权利要求28或30所述的方法，还包括：在所述第三隔离层中形成第一栅长控制层，所述第一栅长控制层包括绕开口设置的第一栅长控制垫，所述第一栅导体层的顶面最高处高于所述第一栅长控制垫的底面，所述第二栅导体层的底面最低处低于所述第一栅长控制垫的顶面；和/或在所述第四隔离层中形成第二栅长控制层，所述第二栅长控制层包括绕开口设置的第二栅长控制垫，所述第三栅导体层的底面最低处低于所述第二栅长控制垫的顶面。32.根据权利要求24所述的方法，其中，以下至少之一成立：形成第二隔离层包括在所述第一隔离层和所述第一连接线层上淀积电介质材料，所述电介质材料的淀积厚度大于所述第一连接线层中第一导电线之间的间隔的一半，并无需对淀积的电介质材料进行平坦化处理；形成第三隔离层包括在所述第二隔离层和所述第二连接线层上淀积电介质材料，所述电介质材料的淀积厚度大于所述第二连接线层中相应的导电线之间的间隔的一半，并无需对淀积的电介质材料进行平坦化处理；或者，形成第四隔离层包括在所述第三隔离层和所述第三连接线层上淀积电介质材料，所述电介质材料的淀积厚度大于所述第三连接线层中相应的导电线之间的间隔的一半，并无需对淀积的电介质材料进行平坦化处理；形成第五隔离层包括在所述第四隔离层和所述第四连接线层上淀积电介质材料，所述电介质材料的淀积厚度大于所述第四连接线层中第四导电线之间的间隔的一半，并无需对淀积的电介质材料进行平坦化处理。33.一种电子设备，包括根据权利要求1至23中任一项所述的存储器件。34.根据权利要求33所述的电子设备，其中，所述电子设备包括智能电话、个人计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。

技术总结
公开了一种存储器件及其制造方法及包括该存储器件的电子设备。根据实施例，该存储器件可以包括：相对于衬底在竖直方向上依次设置的第一连接线层、第二连接线层、第三连接线层和第四连接线层。第一连接线层包括沿第一方向彼此平行延伸的多条第一导电线，第二连接线层和第三连接线层中之一包括沿与第一方向交叉的第二方向彼此平行延伸的多条导电线，第四连接线层包括沿第三方向彼此平行延伸的多条第四导电线。存储单元设置于导电线相交之处。每个存储单元包括在竖直方向上彼此叠置的第一晶体管、第二晶体管和第三晶体管。第五连接线层设置在存储单元上方，包括沿与第三方向相交叉的第四方向延伸的多条第五导电线。叉的第四方向延伸的多条第五导电线。叉的第四方向延伸的多条第五导电线。


技术研发人员：朱慧珑
受保护的技术使用者：中国科学院微电子研究所
技术研发日：2022.05.19
技术公布日：2022/11/1