1.本发明涉及半导体器件。
背景技术：2.例如，专利文献1公开有一种半导体器件，其包括：soi衬底内部的活性层，其为形成有构成电路的元件的活性层；soi衬底内部的埋置绝缘层，其为与活性层接触的埋置绝缘层；以在俯视时包围元件的形成区域的整个周围的方式形成于活性层，且从活性层的表面到达背面的dti(deep trench isolation：深槽隔离)区域；和形成在元件的上方的第1导电膜，dti区域在dti区域的内部具有第1空孔，第1导电膜的膜厚比活性层的厚度厚。
3.现有技术文献
4.专利文献
5.专利文献1：再公表特许wo2018/020713号公报。
技术实现要素：6.用于解决问题的技术手段
7.本发明的一个实施方式的半导体器件包括：半导体层；元件分离部，其形成于所述半导体层，且在所述半导体层中界定元件区域；和第1接触件，其在俯视时形成为沿着所述元件分离部的线状，且与所述元件分离部电连接。
附图说明
8.图1是本发明的第1实施方式的半导体器件的示意的立体图。
9.图2是表示图1的第1元件区域的所述半导体器件的示意的俯视图。
10.图3是从图2除去了第2层间绝缘膜上的结构而表示的所述半导体器件的俯视图。
11.图4是表示图2的iv-iv截面的截面图。
12.图5是表示图2的v-v截面的截面图。
13.图6是图4和图5的元件分离部的主要部分放大图。
14.图7a是表示与所述元件分离部的形成相关的工序的图。
15.图7b是表示图7a的下一个工序的图。
16.图7c是表示图7b的下一个工序的图。
17.图7d是表示图7c的下一个工序的图。
18.图7e是表示图7d的下一个工序的图。
19.图7f是表示图7e的下一个工序的图。
20.图7g是表示图7f的下一个工序的图。
21.图8是本发明的第2实施方式的半导体器件的示意的截面图。
22.图9是图8的元件分离部的主要部分放大图。
23.图10是表示图2的dti接触件的图案的变形例的图。
24.图11是表示图2的dti接触件的图案的变形例的图。
具体实施方式
25.＜本发明的实施方式＞
26.首先，列举本发明的实施方式进行说明。
27.本发明的一个实施方式的半导体器件包括：半导体层；元件分离部，其形成于所述半导体层，且在所述半导体层中界定元件区域；和第1接触件，其在俯视时形成为沿着所述元件分离部的线状，且与所述元件分离部电连接。
28.根据该结构，第1接触件形成为线状，因此，与例如形成为点状的情况相比，能够抑制相对于元件分离部的接触电阻。
29.在本发明的一个实施方式的半导体器件中，也可以还包括：支承所述半导体层的半导体衬底；和以与所述半导体层接触的方式形成的埋置层，所述元件分离部从所述半导体层的表面贯通所述埋置层，并到达所述半导体衬底。
30.在本发明的一个实施方式的半导体器件中，还可以是所述半导体衬底包含第1导电型的半导体衬底，所述半导体层包含具有第1杂质浓度的第2导电型的半导体层，所述埋置层包含具有比所述第1杂质浓度高的第2杂质浓度的埋置层，所述元件区域包含形成在所述半导体层的表面部的第1导电型的体区域和形成在所述体区域内的第2导电型的源极区域。
31.根据该结构，能够用第2导电型的源极区域、第1导电型的体区域、第2导电型的半导体层和第1导电型的半导体衬底，来形成寄生晶闸管。例如，在第1导电型为p型，第2导电型为n型的情况下，形成npnp寄生晶闸管。另一方面，在第1导电型为n型，第2导电型为p型的情况下，形成pnpn寄生晶闸管。
32.这种寄生晶闸管，有时例如因esd(electro-static discharge：静电放电)等而导通。因此，在包含源极区域和体区域的misfet会产生局部大电流，存在产生破坏的可能性。对此，根据本结构，通过以比较低的接触电阻与元件分离部连接的第1接触件，能够高效地提升衬底电流。其结果是，能够提高半导体器件的esd耐量。
33.在本发明的一个实施方式的半导体器件中，还可以是所述元件分离部包括：沟槽；形成在所述沟槽的侧面的第1绝缘膜；和埋置在所述第1绝缘膜的内侧且与所述半导体衬底连接的导电性的第1埋置体，所述第1接触件与所述第1埋置体连接。
34.本发明的一个实施方式的半导体器件，也可以是所述沟槽包含第1沟槽和第2沟槽，该第2沟槽以与所述第1沟槽的上端相连续的方式形成在所述半导体层的表面部，具有比所述第1沟槽宽的宽度，且具有比所述第1沟槽浅的深度，所述半导体器件还包括埋置在所述第2沟槽中的绝缘性的第2埋置体。
35.在本发明的一个实施方式的半导体器件中，还可以是所述第1埋置体包含向所述第2沟槽内选择性地突出的第1突出部，所述第1接触件与所述第1突出部连接。
36.在本发明的一个实施方式的半导体器件中，还可以是所述第1埋置体具有第2上表面，该第2上表面在与所述第1接触件的延伸方向交叉的方向上以夹着所述第1突出部的方式分别形成在所述第1突出部的一侧和另一侧，并且形成在比所述第1突出部的第1上表面低的位置。
37.在本发明的一个实施方式的半导体器件中，还可以是所述第1绝缘膜形成在所述第1沟槽的侧面，且突出到比所述第1埋置体的所述第2上表面靠上方的位置。
38.在本发明的一个实施方式的半导体器件中，还可以是所述第1沟槽的深度为2μm～100μm，第2沟槽的深度为0.05μm～2μm。
39.在本发明的一个实施方式的半导体器件中，还可以是所述第1沟槽包含dti(deep trench isolation：深槽隔离)，所述第2沟槽包含sti(shallow trench isolation：浅槽隔离)。
40.在本发明的一个实施方式的半导体器件中，还可以是所述第1绝缘膜的上部的厚度随着向所述第1沟槽的深度方向上侧去而变薄。
41.在本发明的一个实施方式的半导体器件中，还可以是所述第1绝缘膜包含：与所述第1沟槽的侧面接触的第1面；与所述第1面大致平行地形成的与所述第1埋置体接触的第2面；和在所述第1绝缘膜的上部与所述第2面相连续且向所述第1面倾斜的第3面。
42.在本发明的一个实施方式的半导体器件中，还可以是所述第1接触件包含相互并排地延伸的多个第1接触件。
43.在本发明的一个实施方式的半导体器件中，还可以是所述元件分离部在俯视时形成为闭环状，所述第1接触件包含形成为沿着所述元件分离部的线状且为闭环状的第1接触件。
44.在本发明的一个实施方式的半导体器件中，还可以是所述元件分离部在俯视时形成为闭环状，所述第1接触件包含沿所述元件分离部断续地形成有多个的第1接触件。
45.在本发明的一个实施方式的半导体器件中，还可以是所述第1接触件以与接地电位连接的方式构成。
46.＜本发明的实施方式的详细说明＞
47.接着，参照附图，详细地说明本发明的实施方式。
48.[第1实施方式]
[0049]
《半导体器件1的整体结构》
[0050]
图1是本发明的第1实施方式的半导体器件1的示意的立体图。
[0051]
半导体器件1例如包括芯片状的集成电路(ic：integrated circuit)装置。半导体器件1根据所集成的电路元件的数量，也可以称为ssi(small scale ic：小规模集成电路)、msi(middle scale ic：中规模集成电路)、lsi(large scale ic：大规模集成电路)、vlsi(very large scale ic：超大规模集成电路)、ulsi(ultra large scale ic：特大规模集成电路)。
[0052]
半导体器件1具有形成有电路元件的多个元件区域2、3。多个元件区域2、3形成在后述的共同的半导体层5。
[0053]
多个元件区域2、3包含第1元件区域2和多个第2元件区域3。第1元件区域2也可以是作为电路元件而形成有ldmos(lateral double-diffused mos：横向双扩散型场效应晶体管)的元件区域。多个第2元件区域3例如也可以是形成有其他功能元件(例如，ldmos用的保护二极管、电阻、电容器等)的区域。另外，在图1中展示了4个元件区域2、3，但半导体器件1也可以具有更多的元件区域。
[0054]
图2是表示图1的第1元件区域2的半导体器件1的示意的俯视图。图3是从图2除去
了第2层间绝缘膜17上的结构而表示的半导体器件1的俯视图。图4是表示图2的iv-iv截面的截面图。图5是表示图2的v-v截面的截面图。
[0055]
半导体器件1也可以包括半导体衬底4、半导体层5、埋置层6、元件分离部7、场绝缘膜8、体区域9、源极区域10、体接触区域11、漏极区域12、栅极绝缘膜13、栅极电极14、第1层间绝缘膜15、第1配线层16、第2层间绝缘膜17和第2配线层18。
[0056]
半导体衬底4在本实施方式中由单晶硅(si)衬底形成，但也可以为由其他原材料(例如，碳化硅(sic)等)形成的衬底。半导体衬底4在本实施方式中为p
+
型。半导体衬底4例如也可以具有1
×
10
19
cm-3
～5
×
10
21
cm-3
的杂质浓度。此外，半导体衬底4的厚度例如在磨削前也可以为500μm～800μm。
[0057]
半导体层5形成在半导体衬底4上。半导体层5具有元件主面19和在半导体层5的厚度方向上朝向元件主面19的相反侧的接合面20。元件主面19是形成有元件区域2、3的面。另一方面，接合面20是与半导体衬底4接触的面。
[0058]
半导体层5具有与半导体衬底4相反的导电型，在本实施方式中为n-型。半导体层5例如也可以具有5
×
10
14
cm-3
～1
×
10
17
cm-3
的杂质浓度。此外，半导体层5的厚度例如也可以为3μm～20μm。此外，半导体层5例如也可以是通过对半导体衬底4的外延生长而形成的层，在这种情况下，也可以称为外延层。
[0059]
埋置层6既可以如图4和图5所示那样形成在半导体层5的厚度方向中途部，也可以被夹在半导体衬底4与半导体层5之间。在本实施方式中，埋置层6跨多个元件区域2、3，分布在与半导体层5的厚度方向上的相同深度位置。此外，半导体层5被埋置层6沿厚度方向上下分隔。由此，半导体层5也可以包含相对于埋置层6位于上侧(元件主面19侧)的上侧半导体层5a和相对于埋置层6位于下侧(接合面20侧)的下侧半导体层5b。上侧半导体层5a既可以比下侧半导体层5b厚，也可以比其薄。
[0060]
埋置层6具有与半导体层5相同的导电型，在本实施方式中为具有比半导体层5高的杂质浓度的n
+
型。埋置层6的厚度例如也可以为2m～3μm。
[0061]
元件分离部7在本实施方式中形成为闭环状。元件分离部7也可以包含沟槽21、第1绝缘膜22和第1埋置层23。因为沟槽21是界定元件区域2、3的沟槽，所以也可以称为元件分离用沟槽。
[0062]
沟槽21也可以从半导体层5的元件主面19贯通埋置层6并到达半导体衬底4而形成。此外，沟槽21也可以在半导体衬底4具有底部。
[0063]
如图2和图3所示，沟槽21也可以包含沿第1方向a延伸的线状的第1部分24和沿与第1方向a正交的第2方向b延伸的线状的第2部分25。“线状”是指，只要是界定元件区域2、3的细长的沟槽就没有特别限制，可以包含图2和图3所示那样的直线状及曲线状。
[0064]
此外，在半导体层5中，在第1元件区域2的外周区域，界定了与第1元件区域2同样电浮动的第2元件区域3。第2元件区域3既可以隔着元件分离部7与第1元件区域2相邻地形成，也可以在与第1元件区域2隔开间隔的区域，通过未图示的元件分离结构(例如，与元件分离部7同样的沟槽结构)形成。另外，第1元件区域2既可以是例如以5v～100v左右的低基准电压为基准进行工作的低电压元件区域，也可以是例如以400v～600v左右的高基准电压为基准进行工作的高电压元件区域。
[0065]
第1绝缘膜22形成在沟槽21的内面。此外，第1绝缘膜22在本实施方式中以氧化硅
(sio2)形成，也可以以其他绝缘材料(例如，氮化硅氧化膜(sion)等)形成。
[0066]
第1埋置层23在沟槽21中埋置于第1绝缘膜22的内侧。第1埋置层23也可以从沟槽21的底部起至半导体层5的元件主面19为止地埋置。第1埋置层23在本实施方式中也可以由多晶硅(polysilicon)形成。
[0067]
场绝缘膜8在图2和图3中虽然未表示具体的端缘，但形成为描绘闭合曲线的带状。场绝缘膜8与元件分离部7一样，以包围第1元件区域2的周围的方式在俯视时形成为四边形环状。另外，在图2和图3中，示意地表示被场绝缘膜8包围，形成misfet的有源区域30的范围。在第1元件区域2，有源区域30以外的区域形成体区域9，不过也可以是没有形成源极区域10和体接触区域11的区域。
[0068]
场绝缘膜8例如也可以是通过选择性地使半导体层5的元件主面19氧化而形成的locos膜。场绝缘膜8具有使体区域9和源极区域10露出的第1开口31和使漏极区域12露出的第2开口32。
[0069]
体区域9形成在半导体层5的元件主面19。体区域9与场绝缘膜8的第1开口31的周缘部向内侧离开。被夹在体区域9的外周缘与场绝缘膜8的周缘部之间且由半导体层5的一部分形成的环状的区域，是与半导体层5相同导电型的半导体区域33。
[0070]
体区域9以沿第1方向a延伸的方式形成。例如，体区域9也可以为沿第1方向a细长形状。体区域9在本实施方式中为p-型的半导体区域。体区域9例如具有1
×
10
17
cm-3
～1
×
10
18
cm-3
的杂质浓度。此外，体区域9的深度如图4和图5所示，比场绝缘膜8的底部位置深，例如，也可以为0.5μm～4.0μm。
[0071]
源极区域10和体接触区域11在半导体层5的元件主面19形成于体区域9的内侧区域。源极区域10和体接触区域11分别与体区域9的外周缘向内侧离开，且具有沿着体区域9的外周缘的外周缘。被夹在体区域9的外周缘与源极区域10的外周缘之间且由体区域9构成的区域，是在被施加适合于栅极电极14的电压时形成沟道的体区域34。
[0072]
源极区域10和体接触区域11沿第1方向a交替地形成有多个。相邻的源极区域10和体接触区域11彼此接触。
[0073]
源极区域10在本实施方式中为n
+
型的半导体区域。源极区域10例如具有1
×
10
19
cm-3
～5
×
10
21
cm-3
的杂质浓度。此外，源极区域10的深度比体区域9浅，例如也可以为0.2μm～1.0μm。因此，在截面视图中，源极区域10被体区域9一体地覆盖其侧部和底部。
[0074]
体接触区域11在本实施方式中为p
+
型的半导体区域，具有比体区域9高的杂质浓度。体接触区域11例如具有1
×
10
19
cm-3
～5
×
10
21
cm-3
的杂质浓度。此外，体接触区域11的深度比体区域9浅，例如也可以为0.2μm～1.0μm。因此，在截面视图中，体接触区域11被体区域9一体地覆盖其侧部和底部。
[0075]
漏极区域12形成在半导体层5的元件主面19。漏极区域12在第2方向b上与体区域9隔开间隔，具有沿着场绝缘膜8的第2开口32的周缘部的外周缘。此外，漏极区域12也可以在第2方向b上，以隔着源极区域10相对的方式形成一对。各漏极区域12沿第1方向a延伸。在本实施方式中，漏极区域12沿第1方向a形成为细长形状。
[0076]
漏极区域12在本实施方式中为n
+
型的半导体区域。漏极区域12例如具有1
×
10
19
cm-3
～5
×
10
21
cm-3
的杂质浓度。此外，漏极区域12的深度例如也可以为0.2μm～2.0μm。例如，漏极区域12也可以具有与源极区域10相同的深度。
[0077]
栅极绝缘膜13形成在半导体层5的元件主面19。更具体而言，栅极绝缘膜13形成在从源极区域10的外周缘到场绝缘膜8的第1开口31的周缘部的区域，与场绝缘膜8一体化，且覆盖体区域34和半导体区域33。
[0078]
栅极绝缘膜13在本实施方式中由氧化硅(sio2)形成，不过也可以由其他绝缘材料(例如，氮化硅氧化膜(sion)等)形成。此外，栅极绝缘膜13的厚度比场绝缘膜8薄，例如也可以为2nm～55nm。
[0079]
栅极电极14形成在栅极绝缘膜13上。栅极电极14隔着栅极绝缘膜13与体区域34和半导体区域33相对，且从栅极绝缘膜13上连续地延伸到场绝缘膜8上。由此，栅极电极14覆盖场绝缘膜8的一部分。栅极电极14的与体区域34相对的部分也可以称为栅极电极14的主体部35。此外，栅极电极14的场绝缘膜8上的部分例如也可以称为场板36。
[0080]
在本实施方式中，栅极电极14如图3所示形成为包围源极区域10的环状，具有使源极区域10露出的开口37。源极区域10如图3和图4所示，比开口37大地形成，与开口37的周缘部重叠。即，开口37的周缘部在半导体层5的厚度方向上与源极区域10相邻。此外，开口37在本实施方式中主要是用于使源极区域10露出的开口，例如也可以称为源极接触用开口。
[0081]
栅极电极14的主体部35也可以沿着第1方向a形成为细长的形状(大致长方形)。此外，栅极电极14也可以包含在第1方向a上从主体部35延伸到源极区域10的外侧的伸出部38、39。伸出部38、39，在本实施方式中，将在第2方向b上隔着开口37相对的一对主体部35一体化地形成。
[0082]
伸出部38、39形成在有源区域30的外侧。伸出部38、39也可以称为栅极电极14的外周部。此外，伸出部38、39也可以沿着第2方向b形成为细长的形状(大致长方形)。伸出部38、39也可以在第1方向a上具有形成在主体部35的一侧的第1伸出部38和其相反侧的第2伸出部39。第2伸出部39也可以是与栅极电极14接触用的区域。因此，第2伸出部39也可以称为栅极电极14的接触部。
[0083]
此外，在本实施方式中，栅极电极14例如包含含有n型的杂质的n
+
型的多晶硅栅极电极。栅极电极14例如具有1
×
10
19
cm-3
～5
×
10
21
cm-3
的杂质浓度。
[0084]
第1层间绝缘膜15形成在半导体层5的元件主面19。第1层间绝缘膜15覆盖体区域9、源极区域10、体接触区域11、漏极区域12和栅极电极14。第1层间绝缘膜15在本实施方式中由氧化硅(sio2)形成，不过也可以由其他绝缘材料(例如，氮化硅(sin)等)形成。此外，第1层间绝缘膜15也可以由多种材料，例如氧化硅与氮化硅的层叠结构构成。此外，第1层间绝缘膜15的厚度例如也可以为0.3μm～2.0μm。
[0085]
第1配线层16形成在第1层间绝缘膜15上。第1配线层16在本实施方式中，包含主体层40(例如铝(al)层)和从上下方向夹着主体层40的阻挡层41(例如ti/tin的层叠结构)，不过也可以由其他导电材料(例如铜(cu)等)形成。
[0086]
第1配线层16也可以包含第1源极配线层42、第1接触配线层26、第1漏极配线层43和第1栅极配线层44。
[0087]
第1源极配线层42形成在源极区域10和体接触区域11上。第1源极配线层42从有源区域30横穿元件分离部7，被引出到第1元件区域2的外侧。此外，第1源极配线层42也可以在未图示的位置与接地电位连接。
[0088]
第1源极配线层42通过被埋置于第1层间绝缘膜15中的源极接触件45和体接触件
46，与源极区域10和体接触区域11连接。源极接触件45和体接触件46沿第1方向a，彼此隔开间隔地呈点状排列多个。此外，源极接触件45和体接触件46在本实施方式中，由钨(w)形成，但也可以由其他导电材料(例如铝(al)、铜(cu)等)形成。此时，当然也可以使用tin等阻挡层。
[0089]
第1接触配线层26从第1源极配线层42一体地分支。因此，第1接触配线层26也可以经由第1源极配线层42与接地电位连接。第1接触配线层26例如也可以如图2和图3所示那样，在元件分离部7上具有与第1源极配线层42的连接部27。即，第1接触配线层26也可以在元件分离部7上从第1源极配线层42分支。
[0090]
此外，如图2和图3所示，第1接触配线层26也可以在俯视时形成为沿着线状的元件分离部7(沟槽21)的线状。换言之，第1接触配线层26可以在线状的元件分离部7(沟槽21)上的区域沿元件分离部7延伸。第1接触配线层26既可以其全体形成在元件分离部7上的区域，也可以其一部分形成在元件分离部7上的区域，其他部分形成在元件分离部7上的区域以外的区域。在后者的情况下，第1接触配线层26的一部分也可以在俯视时横穿过元件分离部7。在本实施方式中，第1接触配线层26在俯视时形成为沿着元件分离部7的线状且为闭环状。即，第1接触配线层26在俯视时形成为遍及整周地与元件分离部7重叠的闭环状。
[0091]
第1接触配线层26经由埋置于第1层间绝缘膜15的第1接触件59与第1埋置层23连接。第1接触件59也可以与第1接触配线层26一样，如图2和图3所示那样在俯视时形成为沿着线状的元件分离部7(沟槽21)的线状。在本实施方式中，第1接触件59形成为在俯视时沿着元件分离部7的线状且闭环状。即，第1接触件59在俯视时形成为遍及整周地与元件分离部7和第1接触配线层26重叠的闭环状。
[0092]
此外，第1接触件59在本实施方式中由钨(w)形成，不过也可以由导电材料(例如铝(al)、铜(cu)等)形成。此时，当然也可以使用tin等阻挡层。
[0093]
第1漏极配线层43形成在漏极区域12上。第1漏极配线层43以保持在有源区域30内的方式形成。即，第1漏极配线层43两个端部均形成在比有源区域30的外周靠内侧。例如，也可以如图3所示那样，在隔着第1源极配线层42相对的一对第1漏极配线层43之间，在俯视时配置有源极区域10和体接触区域11。
[0094]
第1漏极配线层43通过埋置于第1层间绝缘膜15中的第1漏极接触件47与漏极区域12连接。第1漏极接触件47沿第1方向a，相互隔着间隔地呈点状排列有多个。此外，第1漏极接触件47在本实施方式中由钨(w)形成，不过也可以由其他导电材料(例如铝(al)、铜(cu)等)形成。此时，当然也可以使用tin等阻挡层。
[0095]
第1栅极配线层44形成在栅极电极14(在本实施方式中为第2伸出部39)上。第1栅极配线层44形成在有源区域30的外侧且第1元件区域2的内侧。即，第1栅极配线层44两个端部均形成在比元件分离部7靠内侧。在本实施方式中，第1栅极配线层44如图3所示那样，在俯视时形成在比栅极电极14的第2伸出部39的外周靠内侧。
[0096]
第1栅极配线层44通过埋置于第1层间绝缘膜15的第1栅极接触件48而与栅极电极14(在本实施方式中为第2伸出部39)连接。第1栅极接触件48沿第2方向b，彼此隔开间隔地呈点状排列有多个。此外，第1栅极接触件48在本实施方式中由钨(w)形成，不过也可以由其他导电材料(例如铝(al)、铜(cu)等)形成。此时，当然也可以使用tin等阻挡层。
[0097]
第2层间绝缘膜17以覆盖第1配线层16的方式形成在第1层间绝缘膜15上。第2层间
绝缘膜17在本实施方式中由氧化硅(sio2)形成，不过也可以由其他绝缘材料(例如氮化硅(sin)等)形成。此外，第2层间绝缘膜17也可以由多种材料，例如氧化硅与氮化硅的层叠结构构成。此外，第2层间绝缘膜17的厚度例如为0.3μm～2.0μm。
[0098]
第2配线层18形成在第2层间绝缘膜17上。第2配线层18在本实施方式中包含主体层49(例如铝(al)层)和从上下方向夹着主体层49的阻挡层50(例如ti/tin的层叠结构)，不过也可以由其他导电材料(例如铜(cu)等)形成。
[0099]
第2配线层18也可以包含第2漏极配线层51和第2栅极配线层52。
[0100]
第2漏极配线层51以覆盖第1源极配线层42和第1漏极配线层43的方式形成。第2漏极配线层51也可以包含：形成在有源区域30上且覆盖第1源极配线层42和第1漏极配线层43的接触部53；和从接触部53横穿元件分离部7和第1接触配线层26而被引出到第1元件区域2的外侧的引出部54。如图4和图5所示，第2漏极配线层51(接触部53)以横穿源极区域10的上方区域并跨在一对漏极区域12上的方式形成。
[0101]
第2漏极配线层51(在本实施方式中为接触部53)通过埋置于第2层间绝缘膜17的第2漏极接触件55而与第1漏极配线层43连接。第2漏极接触件55沿第1方向a，彼此隔开间隔地呈点状排列有多个。此外，第2漏极接触件55在本实施方式中由钨(w)形成，不过也可以由其他导电材料(例如铝(al)、铜(cu)等)形成。此时，当然也可以使用tin等阻挡层。
[0102]
第2栅极配线层52以覆盖第1栅极配线层44的方式形成。第2栅极配线层52也可以包含：形成在第1栅极配线层44上且覆盖第1栅极配线层44的接触部56；和从接触部56横穿过元件分离部7和第1接触配线层26而被引出到第1元件区域2的外侧的引出部57。
[0103]
第2栅极配线层52(在本实施方式中为接触部56)通过埋置于第2层间绝缘膜17中的第2栅极接触件58而与第1栅极配线层44连接。第2栅极接触件58沿第2方向b，彼此隔开间隔地呈点状排列有多个。此外，第2栅极接触件58在本实施方式中由钨(w)形成，不过也可以由其他导电材料(例如铝(al)、铜(cu)等)形成。此时，当然也可以使用tin等阻挡层。
[0104]
《元件分离部7的结构》
[0105]
图6是图4和图5的元件分离部7的主要部分放大图。接着，说明元件分离部7的具体的结构。
[0106]
如图6所示，沟槽21也可以包含第1沟槽60和第2沟槽61。
[0107]
第1沟槽60以贯通埋置层6并到达半导体衬底4的方式形成。第2沟槽61以与第1沟槽60的上端相连续的方式形成在半导体层5的表面部。即，沟槽21也可以包含：从半导体层5的元件主面19向半导体层5的厚度方向下侧形成的第2沟槽61；和从第2沟槽61的底部向半导体层5的厚度方向下侧形成的第1沟槽60。第1沟槽60也可以以埋置层6为边界，跨上侧半导体层5a与下侧半导体层5b之间而形成。
[0108]
第1沟槽60例如可以具有0.2μm～20μm的宽度w1。如图6所示，在第1沟槽60为随着变深而宽度变窄的截面视时锥形的情况下，宽度w1也可以为第1沟槽60的最大宽度。此外，第1沟槽60的深度d1例如也可以为2μm～100μm。
[0109]
第1沟槽60具有侧面62和底面63。第1沟槽60的侧面62也可以相对于底面63倾斜。第1沟槽60的侧面62从半导体层5的元件主面19侧起依次由上侧半导体层5a、埋置层6和下侧半导体层5b形成。第1沟槽60的底面63由半导体衬底4形成。即，第1沟槽60的侧面62和底面63也可以由杂质浓度彼此不同的半导体形成。更具体而言，也可以第1沟槽60的底面63由
第1导电型的第1半导体(在本实施方式中为p
+
型的半导体衬底4)形成，第1沟槽60的侧面62由与第1导电型相反的第2导电型且具有比底面低的杂质浓度的第2半导体(在本实施方式中为n-型的半导体层5)形成。
[0110]
第2沟槽61也可以具有比第1沟槽60宽的宽度w2。宽度w2也可以为0.2μm～1000μm。如图6所示，在第2沟槽61为随着变深而宽度变窄的截面视时锥形的情况下，宽度w2也可以为第2沟槽61的最大宽度。此外，第2沟槽61也可以具有比第1沟槽60浅的深度d2。深度d2例如也可以为0.05μm～2μm。这样，第1沟槽60和第2沟槽61具有相互不同的深度。例如也可以将第1沟槽60称为dti(deep trench isolation：深槽隔离)结构，将第2沟槽61称为sti(shallow trench isolation：浅槽隔离)结构。此外，第2沟槽61具有侧面64和底面65。第2沟槽61的侧面64也可以相对于底面65倾斜。
[0111]
第1绝缘膜22选择性地形成在第1沟槽60的侧面62，半导体衬底4在第1沟槽60的底面63露出。
[0112]
第1埋置层23埋置于第1绝缘膜22的内侧。第1埋置层23也可以与从第1绝缘膜22露出的半导体衬底4电连接。第1埋置层23也可以包含选择性地突出到第2沟槽61内的第1突出部66。即，第1埋置层23也可以在第1沟槽60内埋置于第1绝缘膜22的内侧，并进一步从第2沟槽61的底面65向上方突出。第1接触件59与第1埋置层23的第1突出部66连接。
[0113]
第1埋置层23具有：作为第1突出部66的上表面的第1上表面67；和形成在比第1上表面67低的平面的第2上表面68。即，第1突出部66也可以通过使第1埋置层23的顶部的一部分选择性地突出而形成。在本实施方式中，第2上表面68在与第1接触件59延伸方向交叉的方向上，以夹着第1突出部66的方式分别形成在一侧和另一侧。例如，图6是沿着第2方向b的截面图，表示第1接触件59向第1方向a延伸的情形。因此，第2上表面68在第2方向b上，以夹着第1突出部66的方式形成在一侧和另一侧。
[0114]
第1绝缘膜22也可以具有突出到比第1埋置层23的第2上表面68靠上方的位置的第2突出部69。第2突出部69也可以在第2沟槽61的深度方向中途部具有顶部。因此，第2突出部69的突出量也可以比第2沟槽61的深度d2小。此外，第1突出部66和第2突出部69也可以彼此隔开间隔地向上方延伸。
[0115]
第1绝缘膜22的上部70的厚度也可以随着向第1沟槽60的深度方向上侧去而变薄。例如，第1绝缘膜22也可以包含：与第1沟槽60的侧面62接触的第1面71；与第1面71大致平行地形成且与第1埋置层23接触的第2面72；和在第1绝缘膜22的上部70与第2面72相连续且向第1面71倾斜的第3面73。第1绝缘膜22的厚度变薄的部分(上部70)，既可以其整体如图6所示那样形成在第2突出部69，也可以其一部分形成在第1沟槽60内。
[0116]
在第2沟槽61中埋置第2埋置层74。第2埋置层74在本实施方式中由氧化硅(sio2)形成，不过也可以由其他绝缘材料(例如氮化硅(sin)等)形成。第2沟槽61也可以具有与第1埋置层23的第1上表面67为一个面的上表面75。因此，在第2沟槽61的开口端，由第1埋置层23的第1上表面67和第2埋置层74的上表面75形成的面也可以露出。换言之，第1埋置层23也可以贯通第2埋置层74，从第2埋置层74的上表面75选择性地露出。
[0117]
《元件分离部7的形成方法》
[0118]
图7a～图7g是表示与元件分离部7的形成相关的工序的图。接着，对图6所示的元件分离部7的形成方法进行说明。
[0119]
首先，如图7a所示那样，在半导体层5的元件主面19形成掩模76。掩模76例如也可以是由sin构成的硬掩模。掩模76具有使要形成第1沟槽60的区域露出的开口77。而且，通过隔着该掩模76对半导体层5进行干蚀刻，形成第1沟槽60。形成第1沟槽60后，保留掩模76，将第1沟槽60的内面热氧化。由此，在第1沟槽60的侧面62和底面63形成第1绝缘膜22。之后，除去掩模76。
[0120]
接着，如图7b所示那样，例如通过蚀刻，选择性地除去第1沟槽60的底面63上的第1绝缘膜22。由此，半导体衬底4在第1沟槽60的底面63露出。此时，如图7b中虚线表示的那样，还部分地除去第1绝缘膜22的上部70，形成厚度变薄的部分。
[0121]
接着，如图7c所示那样，例如利用cvd法，在第1沟槽60内埋置第1埋置层23。
[0122]
接着，如图7d所示那样，在半导体层5的元件主面19形成掩模78。掩模78例如也可以是由sin构成的硬掩模。掩模78具有使要形成第2沟槽61的区域露出的开口79，且覆盖第1埋置层23的上表面的一部分。被掩模78覆盖的第1埋置层23的部分是形成第1突出部66的部分。
[0123]
接着，如图7e所示那样，隔着该掩模78对半导体层5进行干蚀刻。由此，除去由单晶硅构成的半导体层5的一部分而形成第2沟槽61，且除去由多晶硅构成的第1埋置层23的一部分而形成第1突出部66。此时，还除去由氧化硅构成的第1绝缘膜22的一部分。氧化硅与硅相比蚀刻速率慢，因此第1绝缘膜22在第2沟槽61内作为第2突出部69残留，在第1绝缘膜22的上端与半导体层5的元件主面19之间形成高低差s1。
[0124]
接着，如图7f所示那样，例如利用cvd法，在第2沟槽61中埋置绝缘材料80。
[0125]
接着，如图7g所示那样，例如通过蚀刻，除去第2沟槽61外的绝缘材料80，形成第2埋置层74。之后，除去掩模78。经过以上的工序，能够形成图6所示的元件分离部7。
[0126]
《半导体器件1的效果》
[0127]
如上所述，根据该半导体器件1，第1接触件59形成为线状，因此，与例如形成为点状的情况相比，能够抑制相对于元件分离部7(第1埋置层23)的接触电阻。
[0128]
例如，在半导体器件1中，由n
+
型的源极区域10、p-型的体区域9、n-型的半导体层5和p
+
型的半导体衬底4形成npnp寄生晶闸管。这种寄生晶闸管有时例如因esd(electro-static discharge：静电放电)等而导通。因此，在包含源极区域10和体区域9的misfet会产生局部的大电流，有可能产生破坏。对此，根据该半导体器件1，通过以比较低的接触电阻与元件分离部7(第1埋置层23)连接的第1接触件59，能够高效地提升衬底电流。其结果是，能够提高半导体器件1的esd耐量。
[0129]
[第2实施方式]
[0130]
图8是本发明的第2实施方式的半导体器件81的示意的截面图。图9是图8的元件分离部7的主要部分放大图。图8和图9中，对于与图4和图6中说明的部分对应的部分，标注相同的参照附图标记，省略对该部分的详细说明。
[0131]
第2实施方式的半导体器件81可以取代半导体衬底4、半导体层5和埋置层，而包含半导体衬底82、半导体层83和绝缘层84。
[0132]
半导体衬底82在本实施方式中由单晶硅(si)衬底形成，不过也可以为由其他原材料(例如碳化硅(sic)等)形成的衬底。半导体衬底82在本实施方式中为n
+
型。半导体衬底82例如也可以具有1
×
10
19
cm-3
～5
×
10
21
cm-3
的杂质浓度。此外，半导体衬底82的厚度例如在磨
削前为500μm～800μm。
[0133]
半导体层83例如也可以是隔着绝缘层84与半导体衬底82贴合的层。半导体层83与绝缘层84接触，且层叠于绝缘层84。半导体层83具有元件主面85和在半导体层83的厚度方向上朝向元件主面85的相反侧的接合面86。元件主面85是形成有元件区域2、3的面。具有元件主面85的半导体层83也可以称为活性层。另一方面，接合面86是与绝缘层84接触的面。
[0134]
半导体层83具有与半导体衬底82相同的导电型，在本实施方式中为n-型。半导体层83例如也可以具有5
×
10
14
cm-3
～1
×
10
17
cm-3
的杂质浓度。此外，半导体层83的厚度例如也可以为3μm～20μm。
[0135]
绝缘层84也可以被夹在半导体衬底82与半导体层83之间。绝缘层84在本实施方式中由氧化硅(sio2)形成，例如也可以具有5μm～20μm的厚度。此外，绝缘层84也可以称为被埋置在半导体衬底82与半导体层83的边界部的埋置层。在这种情况下，绝缘层84也可以称为box(buried oxide：隐埋氧化物)层。此外，通过半导体衬底82、绝缘层84和半导体层83的层叠结构形成的衬底，也可以称为soi(silicon on insulator：绝缘硅)衬底。
[0136]
沟槽21也可以从半导体层83的元件主面85形成至绝缘层84。即，沟槽21的底部也可以形成在绝缘层84，从半导体衬底82离开。此外，第1绝缘膜22也可以以覆盖第1沟槽60的侧面62和底面63这两者的方式形成。
[0137]
而且，在第2实施方式的半导体器件81中，元件分离部7的结构也可以如图8所示那样，也是dti结构与sti结构的组合。
[0138]
在该半导体器件81中，第1接触件59也形成为线状，因此，与例如形成为点状的情况相比，能够抑制相对于元件分离部7(第1埋置层23)的接触电阻。
[0139]
以上，对本发明的实施方式进行了说明，而本发明还能够以其他方式实施。
[0140]
例如，第1接触件59也可以包含相互并排地延伸的多个第1接触件59。作为一个例子，也可以如图10所示那样，多个线状的第1接触件59形成为闭环状。
[0141]
此外，第1接触件59也可以如图11所示那样，包含沿元件分离部7断续地形成有多个的第1接触件59。
[0142]
此外，在上述的实施方式中，也可以采用各半导体部分的导电型反转的结构。即，也可以采用令p型的部分为n型，n型的部分为p型的半导体器件1。
[0143]
除此以外，能够在技术方案所记载的事项的范围内实施各种设计变更。
[0144]
此外，对从上述的实施方式提取的优选方式，附记如下。
[0145]
(附记1)
[0146]
提供一种半导体器件，其包括：
[0147]
半导体衬底；
[0148]
形成在所述半导体衬底上的半导体层；
[0149]
以与所述半导体层接触的方式形成的埋置层；
[0150]
元件分离部，其从所述半导体层的表面贯通所述埋置层并到达所述半导体衬底，且在所述半导体层界定元件区域；和
[0151]
第1接触件，其在俯视时形成为沿着所述元件分离部的线状，且与所述元件分离部电连接。
[0152]
(附记2)
[0153]
也可以提供一种半导体器件，在附记1记载的半导体器件中，
[0154]
所述元件分离部包括：沟槽，其从所述半导体层的表面贯通所述埋置层，在所述半导体衬底具有底部；形成在所述沟槽的侧面的第1绝缘膜；和埋置在所述第1绝缘膜的内侧，与所述半导体衬底连接的导电性的第1埋置体，
[0155]
所述第1接触件与所述第1埋置体连接。
[0156]
(附记3)
[0157]
也可以提供一种半导体器件，在附记2记载的半导体器件中，
[0158]
所述沟槽包含第1沟槽和第2沟槽，该第2沟槽以与所述第1沟槽的上端相连续的方式形成在所述半导体层的表面部，具有比所述第1沟槽宽的宽度，且具有比所述第1沟槽浅的深度，
[0159]
还包括埋置在所述第2沟槽中的绝缘性的第2埋置体。
[0160]
(附记4)
[0161]
也可以提供一种半导体器件，在附记3记载的半导体器件中，
[0162]
所述第1埋置体包含向所述第2沟槽内选择性地突出的第1突出部，
[0163]
所述第1接触件与所述第1突出部连接。
[0164]
(附记5)
[0165]
也可以提供一种半导体器件，在附记4记载的半导体器件中，
[0166]
所述第1埋置体具有第2上表面，该第2上表面在与所述第1接触件的延伸方向交叉的方向上以夹着所述第1突出部的方式分别形成在所述第1突出部的一侧和另一侧，并且形成在比所述第1突出部的第1上表面低的位置。
[0167]
(附记6)
[0168]
也可以提供一种半导体器件，在附记6记载的半导体器件中，
[0169]
所述第1绝缘膜形成在所述第1沟槽的侧面，且突出到比所述第1埋置体的所述第2上表面靠上方的位置。
[0170]
(附记7)
[0171]
也可以提供一种半导体器件，在附记3～6中任一项记载的半导体器件中，
[0172]
所述第1沟槽的深度为2μm～100μm，第2沟槽的深度为0.05μm～2μm。
[0173]
(附记8)
[0174]
也可以提供一种半导体器件，在附记3～7中任一项记载的半导体器件中，
[0175]
所述第1沟槽包含dti(deep trench isolation：深槽隔离)，所述第2沟槽包含sti(shallow trench isolation：浅槽隔离)。
[0176]
(附记9)
[0177]
也可以提供一种半导体器件，在附记2～8中任一项记载的半导体器件中，
[0178]
所述第1绝缘膜的上部的厚度随着向所述第1沟槽的深度方向上侧去而变薄。
[0179]
(附记10)
[0180]
也可以提供一种半导体器件，在附记2～9中任一项记载的半导体器件中，
[0181]
所述第1绝缘膜包含：与所述第1沟槽的侧面接触的第1面；与所述第1面大致平行地形成的与所述第1埋置体接触的第2面；和在所述第1绝缘膜的上部与所述第2面相连续且向所述第1面倾斜的第3面。
[0182]
(附记11)
[0183]
也可以提供一种半导体器件，在附记1～10中任一项记载的半导体器件中，
[0184]
所述第1接触件包含相互并排地延伸的多个第1接触件。
[0185]
(附记12)
[0186]
也可以提供一种半导体器件，在附记1～11中任一项记载的半导体器件中，
[0187]
所述元件分离部在俯视时形成为闭环状，
[0188]
所述第1接触件包含形成为沿着所述元件分离部的线状且为闭环状的第1接触件。
[0189]
(附记13)
[0190]
也可以提供一种半导体器件，在附记1～11中任一项记载的半导体器件中，
[0191]
所述元件分离部在俯视时形成为闭环状，
[0192]
所述第1接触件包含沿所述元件分离部断续地形成有多个的第1接触件。
[0193]
(附记14)
[0194]
也可以提供一种半导体器件，在附记1～13中任一项记载的半导体器件中，
[0195]
所述半导体衬底包含第1导电型的半导体衬底，
[0196]
所述半导体层包含具有第1杂质浓度的第2导电型的半导体层，
[0197]
所述埋置层包含具有比所述第1杂质浓度高的第2杂质浓度的埋置层，
[0198]
所述元件区域包含形成在所述半导体层的表面部的第1导电型的体区域和形成在所述体区域内的第2导电型的源极区域。
[0199]
(附记15)
[0200]
也可以提供一种半导体器件，在附记1～14中任一项记载的半导体器件中，
[0201]
所述第1接触件以与接地电位连接的方式构成。
[0202]
本技术对应于2020年3月12日向日本专利厅提交的特愿2020-043119号，该申请的全部公开内容通过引用并入于此。
[0203]
附图标记的说明
[0204]1ꢀꢀꢀꢀꢀ
半导体器件
[0205]2ꢀꢀꢀꢀꢀ
第1元件区域
[0206]3ꢀꢀꢀꢀꢀ
第2元件区域
[0207]4ꢀꢀꢀꢀꢀ
半导体衬底
[0208]5ꢀꢀꢀꢀꢀ
半导体层
[0209]6ꢀꢀꢀꢀꢀ
埋置层
[0210]7ꢀꢀꢀꢀꢀ
元件分离部
[0211]9ꢀꢀꢀꢀꢀ
体区域
[0212]
10
ꢀꢀꢀꢀ
源极区域
[0213]
19
ꢀꢀꢀꢀ
元件主面
[0214]
21
ꢀꢀꢀꢀ
沟槽
[0215]
22
ꢀꢀꢀꢀ
第1绝缘膜
[0216]
23
ꢀꢀꢀꢀ
第1埋置层
[0217]
59
ꢀꢀꢀꢀ
第1接触件
[0218]
60
ꢀꢀꢀꢀ
第1沟槽
[0219]
61
ꢀꢀꢀꢀ
第2沟槽
[0220]
62
ꢀꢀꢀꢀꢀ
(第1沟槽)侧面
[0221]
63
ꢀꢀꢀꢀꢀ
(第1沟槽)底面
[0222]
64
ꢀꢀꢀꢀꢀ
(第2沟槽)侧面
[0223]
65
ꢀꢀꢀꢀꢀ
(第2沟槽)底面
[0224]
66
ꢀꢀꢀꢀꢀ
(第1埋置层)第1突出部
[0225]
67
ꢀꢀꢀꢀꢀ
(第1埋置层)第1上表面
[0226]
68
ꢀꢀꢀꢀꢀ
(第1埋置层)第2上表面
[0227]
69
ꢀꢀꢀꢀꢀ
(第1绝缘膜)第2突出部
[0228]
70
ꢀꢀꢀꢀꢀ
(第1绝缘膜)上部
[0229]
71
ꢀꢀꢀꢀꢀ
(第1绝缘膜)第1面
[0230]
72
ꢀꢀꢀꢀꢀ
(第1绝缘膜)第2面
[0231]
73
ꢀꢀꢀꢀꢀ
(第1绝缘膜)第3面
[0232]
74
ꢀꢀꢀꢀ
第2埋置层
[0233]
81
ꢀꢀꢀꢀ
半导体器件
[0234]
82
ꢀꢀꢀꢀ
半导体衬底
[0235]
83
ꢀꢀꢀꢀ
半导体层
[0236]
84
ꢀꢀꢀꢀ
绝缘层
[0237]
85
ꢀꢀꢀꢀ
元件主面
[0238]
w1ꢀꢀꢀꢀ
(第1沟槽)幅
[0239]
w2ꢀꢀꢀꢀ
(第2沟槽)幅
[0240]
d1ꢀꢀꢀꢀ
(第1沟槽)深度
[0241]
d2ꢀꢀꢀꢀ
(第2沟槽)深度
技术特征：1.一种半导体器件，其特征在于，包括：半导体层；元件分离部，其形成于所述半导体层，且在所述半导体层中界定元件区域；和第1接触件，其在俯视时形成为沿着所述元件分离部的线状，且与所述元件分离部电连接。2.如权利要求1所述的半导体器件，其特征在于，还包括：支承所述半导体层的半导体衬底；和以与所述半导体层接触的方式形成的埋置层，所述元件分离部从所述半导体层的表面贯通所述埋置层，并到达所述半导体衬底。3.如权利要求2所述的半导体器件，其特征在于：所述半导体衬底包含第1导电型的半导体衬底，所述半导体层包含具有第1杂质浓度的第2导电型的半导体层，所述埋置层包含具有比所述第1杂质浓度高的第2杂质浓度的埋置层，所述元件区域包含形成在所述半导体层的表面部的第1导电型的体区域和形成在所述体区域内的第2导电型的源极区域。4.如权利要求1～3中任一项所述的半导体器件，其特征在于：所述元件分离部包括：沟槽；形成在所述沟槽的侧面的第1绝缘膜；和埋置在所述第1绝缘膜的内侧且与所述半导体衬底连接的导电性的第1埋置体，所述第1接触件与所述第1埋置体连接。5.如权利要求4所述的半导体器件，其特征在于：所述沟槽包含第1沟槽和第2沟槽，该第2沟槽以与所述第1沟槽的上端相连续的方式形成在所述半导体层的表面部，具有比所述第1沟槽宽的宽度，且具有比所述第1沟槽浅的深度，还包括埋置在所述第2沟槽中的绝缘性的第2埋置体。6.如权利要求5所述的半导体器件，其特征在于：所述第1埋置体包含向所述第2沟槽内选择性地突出的第1突出部，所述第1接触件与所述第1突出部连接。7.如权利要求6所述的半导体器件，其特征在于：所述第1埋置体具有第2上表面，该第2上表面在与所述第1接触件的延伸方向交叉的方向上以夹着所述第1突出部的方式分别形成在所述第1突出部的一侧和另一侧，并且形成在比所述第1突出部的第1上表面低的位置。8.如权利要求7所述的半导体器件，其特征在于：所述第1绝缘膜形成在所述第1沟槽的侧面，且突出到比所述第1埋置体的所述第2上表面靠上方的位置。9.如权利要求5～8中任一项所述的半导体器件，其特征在于：所述第1沟槽的深度为2μm～100μm，第2沟槽的深度为0.05μm～2μm。10.如权利要求5～9中任一项所述的半导体器件，其特征在于：所述第1沟槽包含dti(deep trench isolation：深槽隔离)，所述第2沟槽包含sti(shallow trench isolation：浅槽隔离)。
11.如权利要求4～10中任一项所述的半导体器件，其特征在于：所述第1绝缘膜的上部的厚度随着向所述第1沟槽的深度方向上侧去而变薄。12.如权利要求4～11中任一项所述的半导体器件，其特征在于：所述第1绝缘膜包含：与所述第1沟槽的侧面接触的第1面；与所述第1面大致平行地形成的与所述第1埋置体接触的第2面；和在所述第1绝缘膜的上部与所述第2面相连续且向所述第1面倾斜的第3面。13.如权利要求1～12中任一项所述的半导体器件，其特征在于：所述第1接触件包含相互并排地延伸的多个第1接触件。14.如权利要求1～13中任一项所述的半导体器件，其特征在于：所述元件分离部在俯视时形成为闭环状，所述第1接触件包含形成为沿着所述元件分离部的线状且为闭环状的第1接触件。15.如权利要求1～13中任一项所述的半导体器件，其特征在于：所述元件分离部在俯视时形成为闭环状，所述第1接触件包含沿所述元件分离部断续地形成有多个的第1接触件。16.如权利要求1～15中任一项所述的半导体器件，其特征在于：所述第1接触件以与接地电位连接的方式构成。
技术总结半导体器件包括：半导体层；元件分离部，其形成于所述半导体层，且在所述半导体层中界定元件区域；和第1接触件，其在俯视时形成为沿着所述元件分离部的线状，且与所述元件分离部电连接。所述半导体器件也可以还包括支承所述半导体层的半导体衬底和以与所述半导体层接触的方式形成的埋置层，所述元件分离部从所述半导体层的表面贯通所述埋置层，并到达所述半导体衬底。体衬底。体衬底。
技术研发人员：田中文悟
受保护的技术使用者：罗姆股份有限公司
技术研发日：2021.03.03
技术公布日：2022/11/1
