1.本技术涉及存储技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术：2.垂直全包围栅极(vgaa)晶体管是一种继续延续现有半导体技术路线的新兴技术，可进一步增强栅极控制能力，克服当前技术的物理缩放比例和性能限制。然而晶体管栅极电流驱动能力的增强仍然是值得关注的问题。
技术实现要素：3.基于此，本技术实施例提供一种半导体结构及其制备方法，以提高晶体管栅极电流驱动能力。
4.一种半导体结构的制备方法，包括：
5.形成晶体管结构，所述晶体管结构包括晶体管以及第一介质层，所述晶体管包括半导体柱以及至少部分包围所述半导体柱的栅极结构，所述半导体柱顶部形成源区或漏区，所述第一介质层围绕所述晶体管，且所述第一介质层的上表面与所述半导体柱的顶面齐平；
6.于所述第一介质层的上表面与所述半导体柱的顶面形成金属材料层；
7.对所述金属材料层进行热处理，使其与半导体柱顶部反应而形成金属硅化物；
8.去除未反应的所述金属材料层；
9.于所述金属硅化物上形成存储结构。
10.在其中一个实施例中，所述于所述金属硅化物上形成存储结构之前，还包括：
11.对所述第一介质层的上表面与所述金属硅化物的上表面进行平坦化处理。
12.在其中一个实施例中，所述于所述第一介质层的上表面与所述半导体柱的顶面形成金属材料层之前，包括：
13.对所述半导体柱顶部进行图形化处理，形成上凸结构。
14.在其中一个实施例中，所述于所述第一介质层的上表面与所述半导体柱的顶面形成金属材料层之前，包括：
15.对所述半导体柱顶部进行图形化处理，形成下凹结构。
16.在其中一个实施例中，在平行于所述半导柱顶面的投影平面上，所述存储结构的正投影面积占所述半导体柱的正投影面积的75％以上。
17.在其中一个实施例中，所述存储结构的正投影面积大于等于所述半导体柱的正投影面积。
18.在其中一个实施例中，所述于所述金属硅化物上形成存储结构之后，还包括：
19.形成覆盖所述存储结构以及所述第一介质层的隔离保护层；
20.于所述隔离保护层上形成第二介质层；
21.形成贯穿所述第二介质层以及所述隔离保护层的互连通孔，且于所述互连通孔内
形成导电插塞；
22.于所述第二介质层上形成金属层，所述金属层连接所述导电插塞。
23.一种半导体结构，包括：
24.晶体管结构，包括晶体管以及第一介质层，所述晶体管包括半导体柱以及至少部分包围所述半导体柱的栅极结构，所述半导体柱顶部形成源区或漏区，所述第一介质层围绕所述晶体管；
25.金属硅化物，位于所述半导体柱顶部，且连接所述第一介质层；
26.存储结构，位于所述金属硅化物上。
27.在其中一个实施例中，所述第一介质层的上表面与所述金属硅化物的上表面齐平。
28.在其中一个实施例中，所述半导体柱顶部形成有上凸结构。
29.在其中一个实施例中，所述半导体柱顶部形成有下凹结构。
30.在其中一个实施例中，在平行与所述半导柱顶面的投影平面上，所述存储结构的正投影面积占所述半导体柱的正投影面积的75％以上。
31.在其中一个实施例中，所述存储结构的正投影面积大于等于所述半导体柱的正投影面积。
32.在其中一个实施例中，所述半导体结构还包括：
33.隔离保护层，覆盖所述存储结构以及所述第一介质层；
34.第二介质层，位于所述隔离保护层上；
35.导电插塞，贯穿所述第二介质层以及所述隔离保护层，而连接所述存储结构顶部；
36.金属层，位于所述第二介质层上，且连接所述导电插塞。
37.在其中一个实施例中，所述存储结构包括磁随机存储结构、相变随机存储结构、铁电随机存储结构、阻变随机存储结构中的任一种或几种。
38.上述半导体结构及其制备方法，通过在晶体管的漏区(或源区)上形成金属硅化物，从而有效降低了晶体管漏区(或源区)与存储结构之间的接触电阻，从而提高了晶体管的栅极电流驱动能力。
39.并且，本技术实施例是通过使得第一介质层的上表面与半导体柱的顶面齐平，然后再形成金属材料层。形成的金属材料层将半导体柱的顶面与第一介质层的上表面均铺满，从而使得半导体柱顶面各位置处均与金属材料层发生反应。此时，半导体柱与金属硅化物可以良好接触，二者之间的接触电阻可以有效降低。因此，晶体管漏区(或源区)与存储结构之间的接触电阻总阻值可以被有效降低，从而可以有效提高晶体管栅极电流驱动能力。
附图说明
40.为了更清楚地说明本技术实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
41.图1为一实施例中提供的半导体结构的制备方法的流程图；
42.图2-图9为一实施例中提供的半导体结构的制备过程中的截面结构示意图；
43.图10至图13为不同实施例中制备的半导体结构示意图；
44.图14位另一实施例中提供的半导体结构的制备过程中的截面结构示意图；
45.图15位又一实施例中提供的半导体结构的制备过程中的截面结构示意图。
46.附图标记说明：
47.100-晶体管结构，110-晶体管，111-半导体柱，112-栅极结构，120-第一介质层，200-金属材料层，300-金属硅化物，400-存储结构，500-隔离保护层，600-第二介质层，700-导电插塞，800-金属层。
具体实施方式
48.为了便于理解本技术，下面将参照相关附图对本技术进行更全面的描述。附图中给出了本技术的首选实施例。但是，本技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本技术的公开内容更加透彻全面。
49.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术领域的技术人员通常理解的含义相同。本文中在本技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术。
50.应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本技术教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分。
51.空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
52.在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
53.本技术的实施例不应当局限于说明书附图所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。
54.如背景技术所言，vgaa晶体管的栅极电流驱动能力仍有待增强。
55.具体地，例如，磁随机存储器(magnetic random access memory，mram)是一种以调制磁阻大小为原理的新型非易失性随机存储器之一。mram作为非易失性存储器，其读写速度可媲美易失性存储器dram。且mram的待机功耗远远小于dram，未来具有取代dram的潜力。
56.mram的存储单元一般包括一个晶体管和一个磁性隧道结(magnetic tunnel junction，mtj)。要实现类dram的应用，要求晶体管尺寸较小并具有较高的驱动电流，来驱动磁性隧道结翻转。
57.又如，相变随机存储器(phase change random access memory，pcram)为代表的多种新型技术因具备高集成度、低功耗等特点而受到广泛关注。特别地，pcram因其具备非易失性、可字节寻址等特性而同时具备作为主存和外存的潜力。在其影响下，主存和外存之间的界限也正在逐渐变得模糊，甚至有可能对未来的存储体系结构带来重大的变革。因此，pcram被认为是极具发展前景、最有可能完全替代dram的新型技术之一。
58.pcram数据存储动作需要一定的驱动电流。然而，随着半导体器件的微缩化，晶体管驱动电流随之减小，这导致无法维持原有的驱动能力。
59.又如，对于铁电存储器(ferroelectric random access memory，feram)，阻变存储器(resistance random access memory，rram)，要实现高密度架构要求，半导体工艺特征尺寸要不断缩小。此时，存储单元中晶体管的栅、源和漏有源区的尺寸也会相应缩小，从而钳制了晶体管驱动电流增大，造成可能无法驱动存储器工作。
60.基于此，本技术示例提供了一种半导体结构及其制备方法，以提高晶体管栅极电流驱动能力。其中半导体结构可以包括但不限于为磁存储器、相变存储器、铁电存储器或者阻变存储器等。其晶体管可以包括但不限于为vgaa晶体管。
61.在一个实施例中，请参阅图1，提供一种半导体结构的制备方法，包括如下步骤：
62.步骤s100，请参阅图3，形成晶体管结构100，晶体管结构100包括晶体管110以及第一介质层120，晶体管包括半导体柱111以及至少部分包围半导体柱111的栅极结构112，半导体柱111顶部形成源区或漏区，第一介质层围绕晶体管，且第一介质层120的上表面与半导体柱111的顶面齐平；
63.步骤s300，请参阅图3，于第一介质层120的上表面与半导体柱111的顶面形成金属材料层200；
64.步骤s500，请参阅图4，对金属材料层200进行热处理，使其与半导体柱111顶部反应而形成金属硅化物300；
65.步骤s700，请参阅图4，去除未反应的金属材料层200；
66.步骤s900，请参阅图7，于金属硅化物300上形成存储结构400。
67.其中，在步骤s100中，请参阅图2，晶体管结构100的形成过程中，可以首先提供半导体的衬底。衬底可以包括但不限于为硅(si)衬底、锗(ge)衬底或绝缘体上硅(soi)等。同时，衬底可以为p型衬底，也可以为n型衬底。然后，在衬底上形成垂直的半导体柱111。然后，全环绕或者部分环绕半导体柱111形成栅极结构112。此时，栅极结构112全包围半导体柱111，或者，栅极结构112部分包围半导体柱111。即，栅极结构112至少部分包围半导体柱111。半导体柱111的顶部与底部分别经过重掺杂，而分别形成源区与漏区。具体地，半导体柱111顶部可以形成源区，也可以形成漏区。
68.这里可以理解的是，栅极结构112可以包括栅介质层以及栅极导电层。栅介质层可以采用普通介质层，也可以采用高k介电常数的材料形成。高k介电常数的材料例如可以包括：氧化铝(al2o3)、氧化铪(hfo2)、氮氧化铪(hfon)、氧化锆(zro2)、氧化钽(ta2o5)、氧化钛(tio2)或锶钛氧化物(srtio3)。
69.栅导电层可以包括但不限于氮化钛(tin)、钛(ti)、硅化钨(si2w)及钨(w)等等中的任意一种或几种。
70.同时，晶体管结构100的形成过程中，还可以形成第一介质层120。请参阅图2，最初形成的第一介质层120可以将填充在半导体柱111之间，且完全覆盖晶体管110。之后，请参阅图3，可以通过对第一介质层120进行化学机械抛光和/或刻蚀等处理，从而去除半导体柱111以上的第一介质层120，且使得第一介质层120的上表面与半导体柱111的顶面齐平。
71.具体地，第一介质层120可以包括但不仅限于为氧化硅(sio2)层、氮化硅(si3n4)层、氧化铝(al2o3)层或氮氧化硅(sion)层。
72.作为示例，第一介质层120可以包括多个相同或者不同材料的膜层。多个膜层可以在不同的工艺步骤中形成。
73.在步骤s300中，请参阅图3，可以通过磁控溅射或者电镀等方式，在平坦化后的第一介质层120的上表面与半导体柱111的顶面形成金属材料层200。
74.金属材料层200可以包括但不限于为ti、co或nipt等。
75.在步骤s500中，可以通过退火，而对金属材料层200进行热处理。在热处理器件，金属材料层200与半导体柱111顶部内的原子相互扩散而反应，从而形成金属硅化物300。此时，形成的金属硅化物300由退火前金属材料层200与半导体柱111的交界面而向两侧的金属材料层200与半导体柱111延伸。同时，由于半导体柱111顶部各位置处均形成有金属材料层200，从而使得半导体柱111顶部各位置处均与金属材料层发生反应，而形成金属硅化物300。此时，最终形成的金属硅化物300连接第一介质层120，半导体柱111与金属硅化物300可以良好接触，二者之间的接触电阻可以有效降低。
76.在步骤s700中，请参阅图4，作为示例，可以通过化学机械抛光(cmp)，去除未反应的金属材料层200。具体地，cmp可以停止在第一介质层120上，从而使得未反应的金属材料层200可以全部被去除。
77.此时，经过cmp处理后，金属硅化物300的上表面可以与第一介质层120的上表面齐平。
78.当然，这里并不以此为限制。也可以通过其他方式(如湿法刻蚀)去除未反应的金属材料层200。去除未反应的金属材料层200之后，金属硅化物300的上表面也可以高于第一介质层120的上表面。
79.在步骤s900中，存储结构400可以包括但不限于为磁随机存储结构(请参阅图10)、相变随机存储结构(请参阅图11)、铁电随机存储结构(请参阅图12)、阻变随机存储结构(请参阅图13)中的任一种或几种。
80.存储结构400的形成过程中，可以首先在金属硅化物300的上表面以及第一介质层120的上表面形成存储结构400的各膜层的材料。然后再对各膜层的材料进行图形化处理，从而于金属硅化物300上形成存储结构400。
81.例如，当存储结构400包括磁随机存储结构时，其包括磁性隧道结。此时，请参阅图
5，可以首先在金属硅化物300的上表面以及第一介质层120的上表面形成栓层(pinned layer)材料411。然后再于栓层材料表面形成隧道结(tunnel barrier)材料421。然后再于隧道结材料上形成自由层(free layer)材料431。
82.之后，请参阅图6，对可以于自由层材料上形成掩膜材料10，并于掩膜材料10上形成图形化光阻20。之后，通过光刻、刻蚀等工艺，对掩膜材料10进行图形化，形成掩膜层。然后，去除图形化光阻20，并基于掩膜层，依次对自由层材料、隧道结材料、栓层材料进行刻蚀，从而形成自由层430、隧道结420以及栓层410，请参阅图7。自由层430、隧道结420以及栓层410构成磁性隧道结。
83.在本实施例中，通过在晶体管110的漏区(或源区)上形成金属硅化物300，从而有效降低了晶体管110漏区(或源区)与存储结构400之间的接触电阻，从而提高了晶体管的栅极电流驱动能力。
84.并且，本实施例是通过使得第一介质层120的上表面与半导体柱111的顶面齐平，然后再形成金属材料层200。形成的金属材料层200将半导体柱111的顶面与第一介质层120的上表面均铺满，从而使得半导体柱111顶面各位置处均与金属材料层发生反应。此时，半导体柱与金属硅化物300可以良好接触，二者之间的接触电阻可以有效降低。因此，晶体管110漏区(或源区)与存储结构400之间的接触电阻总阻值可以被有效降低，从而可以有效提高晶体管栅极电流驱动能力。
85.在一个实施例中，步骤s900之前，还包括：
86.步骤s800，对第一介质层120的上表面与金属硅化物300的上表面进行平坦化处理。
87.具体地，在步骤s700之后，如果金属硅化物300的上表面高于第一介质层120的上表面，则可以对第一介质层120的上表面与金属硅化物300的上表面进行平坦化处理，从而使得二者上表面齐平。
88.此时，后续形成的存储结构400过程中，其各膜层的材料均可以形成在平整的表面上，从而有利于最终形成的存储结构400的相关膜层膜厚更加均匀。
89.当然，在其他实施例中，如前，也可以在步骤s700中，直接通过cmp去除未反应的金属材料层200，而使得金属硅化物300的上表面可以与第一介质层120的上表面齐平。
90.或者，在其他实施例中，也可以在金属硅化物300的上表面高于第一介质层120的上表面的情况下，进行存储结构400的各膜层材料的沉积，这里对此并没有限制。
91.在一个实施例中，步骤s300之前，还包括：
92.步骤s210，对半导体柱111顶部进行图形化处理，形成上凸结构，请参阅图14。
93.具体地，可以在第一介质层120的上表面与半导体柱111的顶面涂覆光刻胶，并经曝光、显影等一系列步骤，形成图形化的光刻胶层。然后，基于图形化的光刻胶层，对半导体柱111顶部(漏区或源区)进行刻蚀，而形成上凸结构。然后，去除光刻胶层。
94.上凸结构的形状以及尺寸可以根据需求设置。例如，上凸结构的横截面形状可以为矩形。此时，作为示例，可以是将半导体柱111顶部的相对的两侧边缘(如前后边缘或左右边缘)去除，也可以是将半导体柱111顶部的四周边缘均去除。又如，上凸结构的横截面形状可以为圆形。此时，可以将圆形以外的边缘部分去除。
95.此时，可以有效增加半导体柱111的暴露在外的表面积，从而使得步骤s300形成的
金属材料层200与半导体柱111具有更大的接触面积，进而使得后续形成的金属硅化物300具有更大的接触表面。此时，可以进一步降低接触电阻。
96.在一个实施例中，步骤s300之前，还包括：
97.步骤s220，对半导体柱111顶部进行图形化处理，形成下凹结构，请参阅图15。
98.具体地，可以在第一介质层120的上表面与半导体柱111的顶面涂覆光刻胶，并经曝光、显影等一系列步骤，形成图形化的光刻胶层。然后，基于图形化的光刻胶层，对半导体柱111顶部(漏区或源区)进行刻蚀，而形成下凹结构。然后，去除光刻胶层。
99.下凹结构的形状以及尺寸可以根据需求设置。例如，下凹结构的横截面形状可以为矩形或圆形等。此时，作为示例，可以是将半导体柱111中央部分去除，而使得半导体柱111中央凹陷，而形成下凹结构。
100.此时，也可以有效增加半导体柱111的暴露在外的表面积，从而使得步骤s300形成的金属材料层200与半导体柱111具有更大的接触面积，进而使得后续形成的金属硅化物300具有更大的接触表面，从而可以进一步降低接触电阻。
101.在一个实施例中，在平行于半导柱111顶面的投影平面上，存储结构400的正投影面积占半导体柱111的正投影面积的75％以上。
102.此时，存储结构400与可以与半导体柱111上形成的金属硅化物300具有足够大的接触面积，从而可以有效降低二者之间的接触电阻。
103.作为示例，可以设置存储结构400的正投影面积大于等于半导体柱111的正投影面积。
104.此时，可以使得金属硅化物300全部上表面均与存储结构400接触，从而进一步降低二者之间的接触电阻。
105.在一个实施例中，步骤s900之后，还包括：
106.步骤s11，请参阅图8，形成覆盖存储结构400以及第一介质层120的隔离保护层500；
107.步骤s12，请参阅图9，于隔离保护层500上形成第二介质层600；
108.步骤s13，请参阅图9，形成贯穿第二介质层600以及隔离保护层500的互连通孔，且于互连通孔内形成导电插塞700；
109.步骤s14，请参阅图10，于第二介质层600上形成金属层800，金属层800连接导电插塞700。
110.其中，在步骤s11中，由于之前形成的存储结构400表面高于第一介质层120表面，因此隔离保护层500具体可以覆盖在第一介质层120上表面、存储结构400上表面以及存储结构400的侧壁表面。
111.隔离保护层500可以包括但不限于为氧化硅层(sio2)、氮化硅层(si3n4)、氧化铝(al2o3)或氮氧化硅层(sion)等。隔离保护层500可以通过化学气相沉积方式形成。化学气相沉积方式具体可以包括原子层沉积(atomic layer deposition，ald)方式、等离子体增强化学气相沉积(plasma enhanced vapor deposition，pecvd)方式等。
112.在步骤s12中，可以于隔离保护层500上沉积形成第二介质材料。同时，由于之前形成的存储结构400表面高于第一介质层120表面，从而可能使得沉积形成的第二介质材料表面不平。因此，形成第二介质材料之后，可以对第二介质材料进行平坦化处理，从而形成第
二介质层600。此时，第二介质层600具有平坦的表面。
113.在步骤s13中，可以首先通过光刻、刻蚀等工艺，在第二介质层600内形成互连通孔。具体地，可以首先通过光刻工艺，在第二介质层600表面形成图形化光刻胶层。然后基于图形化光刻胶层，对第二介质层600进行干法刻蚀，从而形成互连通孔。干法刻蚀至少包括反应离子刻蚀(rie)、感应耦合等离子体刻蚀(icp)或高浓度等离子体刻蚀(hdp)中的任意一种。
114.然后，再在互连通孔内沉积导电材料。导电材料可以高于互连通孔。然后再对导电材料进行平坦化处理，从而在互连通孔内形成导电插塞700。
115.具体地，导电插塞700的材料可以包括钴(co)、镍(ni)、钛(ti)、钨(w)、钽(ta)、钛化钽tati、氮化钨(wn)、铜(cu)及铝(al)等金属材料。
116.在步骤s14中，可以通过溅射等方式，在平坦的第二介质层600表面形成金属层材料。然后，对金属层材料进行图形化处理，从而形成金属层800。
117.金属层800连接导电插塞700，从而可以通过金属层800向导电插塞700上施加信号。多个导电插塞700可以连接至同一金属层800，从而简化电路。
118.金属层800的材料也可以包括钴(co)、镍(ni)、钛(ti)、钨(w)、钽(ta)、钛化钽tati、氮化钨(wn)、铜(cu)及铝(al)等金属材料。金属层800的材料可以与导电插塞700相同，也可以不同。
119.应该理解的是，虽然图1的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
120.在一个实施例中，还提供一种半导体结构。请参阅图10至图13中的任意一副图，半导体结构包括晶体管结构100、金属硅化物300以及存储结构400。
121.晶体管结构100包括晶体管110以及第一介质层120。晶体管110包括半导体柱111以及栅极结构112。栅极结构112至少部分包围半导体柱111。同时，半导体柱111顶部形成源区或漏区。第一介质层120围绕晶体管110。金属硅化物300位于半导体柱111顶部，且连接第一介质层120。存储结构400位于金属硅化物300上。
122.在本实施例中，在晶体管110的漏区(或源区)上形成金属硅化物300，从而有效降低了晶体管110漏区(或源区)与存储结构400之间的接触电阻，从而提高了晶体管的栅极电流驱动能力。
123.同时，金属硅化物300与第一介质层120连接。此时，半导体柱111与金属硅化物300可以良好接触，二者之间的接触电阻可以有效降低。因此，晶体管110漏区(或源区)与存储结构400之间的接触电阻总阻值可以被有效降低，从而可以有效提高晶体管栅极电流驱动能力。
124.在一个实施例中，第一介质层120的上表面与金属硅化物300的上表面齐平。
125.在一个实施例中，半导体柱111顶部形成有上凸结构。
126.此时，金属硅化物300具有更大的接触表面，从而可以进一步降低接触电阻。
127.在一个实施例中，半导体柱111顶部形成有下凹结构。
128.此时，金属硅化物300也具有更大的接触表面，从而可以进一步降低接触电阻。
129.在一个实施例中，在平行与半导柱顶面的投影平面上，存储结构400的正投影面积占半导体柱111的正投影面积的75％以上。
130.此时，存储结构400与可以与半导体柱111上形成的金属硅化物300具有足够大的接触面积，从而可以有效降低二者之间的接触电阻。
131.在一个实施例中，存储结构400的正投影面积大于等于半导体柱111的正投影面积。
132.此时，可以使得金属硅化物300全部上表面均与存储结构400接触，从而进一步降低二者之间的接触电阻。
133.在一个实施例中，半导体结构还包括隔离保护层500、第二介质层600、导电插塞700以及金属层800。
134.隔离保护层500覆盖存储结构400以及第一介质层120。第二介质层600位于隔离保护层500上。导电插塞700，贯穿第二介质层600以及隔离保护层500，而连接存储结构400顶部。金属层800位于第二介质层120上，且连接导电插塞700。
135.在一个实施例中，存储结构包括磁随机存储结构、相变随机存储结构、铁电随机存储结构、阻变随机存储结构中的任一种或几种。
136.关于半导体结构的具体限定可以参见上文中对于半导体结构的制备方法的限定，在此不再过多赘述。
137.上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
138.以上所述实施例仅表达了本技术的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本技术构思的前提下，还可以做出若干变形和改进，这些都属于本技术的保护范围。因此，本技术专利的保护范围应以所附权利要求为准。
技术特征：1.一种半导体结构的制备方法，其特征在于，包括：形成晶体管结构，所述晶体管结构包括晶体管以及第一介质层，所述晶体管包括半导体柱以及至少部分包围所述半导体柱的栅极结构，所述半导体柱顶部形成源区或漏区，所述第一介质层围绕所述晶体管，且所述第一介质层的上表面与所述半导体柱的顶面齐平；于所述第一介质层的上表面与所述半导体柱的顶面形成金属材料层；对所述金属材料层进行热处理，使其与半导体柱顶部反应而形成金属硅化物；去除未反应的所述金属材料层；于所述金属硅化物上形成存储结构。2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述于所述金属硅化物上形成存储结构之前，还包括：对所述第一介质层的上表面与所述金属硅化物的上表面进行平坦化处理。3.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述于所述第一介质层的上表面与所述半导体柱的顶面形成金属材料层之前，包括：对所述半导体柱顶部进行图形化处理，形成上凸结构。4.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述于所述第一介质层的上表面与所述半导体柱的顶面形成金属材料层之前，包括：对所述半导体柱顶部进行图形化处理，形成下凹结构。5.根据权利要求1所述的半导体结构的制备方法，其特征在于，在平行于所述半导柱顶面的投影平面上，所述存储结构的正投影面积占所述半导体柱的正投影面积的75％以上。6.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述存储结构的正投影面积大于等于所述半导体柱的正投影面积。7.根据权利要求1-6任一项所述的半导体结构的制备方法，其特征在于，所述于所述金属硅化物上形成存储结构之后，还包括：形成覆盖所述存储结构以及所述第一介质层的隔离保护层；于所述隔离保护层上形成第二介质层；形成贯穿所述第二介质层以及所述隔离保护层的互连通孔，且于所述互连通孔内形成导电插塞；于所述第二介质层上形成金属层，所述金属层连接所述导电插塞。8.一种半导体结构，其特征在于，包括：晶体管结构，包括晶体管以及第一介质层，所述晶体管包括半导体柱以及至少部分包围所述半导体柱的栅极结构，所述半导体柱顶部形成源区或漏区，所述第一介质层围绕所述晶体管；金属硅化物，位于所述半导体柱顶部，且连接所述第一介质层；存储结构，位于所述金属硅化物上。9.根据权利要求8所述的半导体结构，其特征在于，所述第一介质层的上表面与所述金属硅化物的上表面齐平。10.根据权利要求8所述的半导体结构，其特征在于，所述半导体柱顶部形成有上凸结构。11.根据权利要求8所述的半导体结构，其特征在于，所述半导体柱顶部形成有下凹结
构。12.根据权利要求8所述的半导体结构，其特征在于，在平行与所述半导柱顶面的投影平面上，所述存储结构的正投影面积占所述半导体柱的正投影面积的75％以上。13.根据权利要求12所述的半导体结构，其特征在于，所述存储结构的正投影面积大于等于所述半导体柱的正投影面积。14.根据权利要求8-13任一项所述的半导体结构，其特征在于，所述半导体结构还包括：隔离保护层，覆盖所述存储结构以及所述第一介质层；第二介质层，位于所述隔离保护层上；导电插塞，贯穿所述第二介质层以及所述隔离保护层，而连接所述存储结构顶部；金属层，位于所述第二介质层上，且连接所述导电插塞。15.根据权利要求8-13任一项所述的半导体结构，其特征在于，所述存储结构包括磁随机存储结构、相变随机存储结构、铁电随机存储结构、阻变随机存储结构中的任一种或几种。
技术总结本申请涉及一种半导体结构及其制备方法，半导体结构的制备方法包括：形成晶体管结构，晶体管结构包括晶体管以及第一介质层，晶体管包括半导体柱以及至少部分包围半导体柱的栅极结构，半导体柱顶部形成源区或漏区，第一介质层围绕晶体管，且第一介质层的上表面与半导体柱的顶面齐平；于第一介质层的上表面与半导体柱的顶面形成金属材料层；对金属材料层进行热处理，使其与半导体柱顶部反应而形成金属硅化物；去除未反应的金属材料层；于金属硅化物上形成存储结构。本申请实施例可以有效提高晶体管栅极电流驱动能力。体管栅极电流驱动能力。体管栅极电流驱动能力。
技术研发人员：王晓光
受保护的技术使用者：长鑫存储技术有限公司
技术研发日：2022.06.24
技术公布日：2022/11/1
