1.本技术涉及集成电路技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术：2.vgaa(vertical gate-all-around，垂直全包围栅极)晶体管，整个沟道外 轮廓都被栅极完全包裹。在同等尺寸结构下，相对于其它类型晶体管，vgaa 晶体管的栅极对沟道控制能力更强。因此，vgaa晶体管的尺寸可以进一步微 缩。因此，vgaa晶体管更加适用于高密度存储器件的开发的需求。
3.同时，随着半导体特征尺寸的微缩，晶体管提供的驱动电流受到影响。
技术实现要素：4.基于此，本技术实施例提供一种半导体结构及其制备方法，可以有效降低 晶体管与存储结构之间的接触电阻，从而增大晶体管驱动电流。
5.一种半导体结构，包括：
6.晶体管结构，包括晶体管以及第一介质层，所述晶体管位于所述第一介质 层内部，且所述晶体管包括半导体柱以及至少部分包围所述半导体柱的栅极结 构，所述半导体柱顶部形成源区或漏区，所述第一介质层内具有凹槽，所述凹 槽暴露出所述半导体柱顶部；
7.金属硅化物，位于所述凹槽内；
8.电极层，位于所述金属硅化物上，且填满所述凹槽；
9.存储结构，位于所述电极层上。
10.在其中一个实施例中，所述半导体柱形成在半导体的衬底上，所述半导体 柱在所述衬底上的正投影与所述凹槽在所述衬底上的正投影重叠，或者位于所 述凹槽在所述衬底上的正投影内部。
11.在其中一个实施例中，所述半导体柱形成在半导体的衬底上，所述凹槽在 所述衬底上的正投影位于所述存储结构在所述衬底上的正投影内部。
12.在其中一个实施例中，所述半导体结构还包括：
13.金属阻挡层，位于所述电极层与所述金属硅化物之间。
14.在其中一个实施例中，所述金属阻挡层由所述凹槽内延伸至所述第一介质 层上。
15.在其中一个实施例中，所述金属硅化物表面具有凹凸结构。
16.在其中一个实施例中，所述半导体结构还包括：
17.隔离保护层，覆盖所述存储结构以及所述第一介质层；
18.第二介质层，位于所述隔离保护层上；
19.导电插塞，贯穿所述第二介质层以及所述隔离保护层，而连接所述存储结 构顶部；
20.金属层，位于所述第二介质层上，且连接所述导电插塞。
21.一种半导体结构的制备方法，包括：
22.提供晶体管结构，所述晶体管结构包括晶体管以及第一介质层，所述晶体 管位于所述第一介质层内部，且所述晶体管包括半导体柱以及至少部分包围所 述半导体柱的栅极结构，所述半导体柱顶部形成源区或漏区；
23.于所述第一介质层内形成凹槽，所述凹槽暴露出所述半导体柱顶部；
24.于所述凹槽内形成金属硅化物；
25.于所述金属硅化物上形成电极层，以填满所述凹槽；
26.于所述电极层上形成存储结构。
27.在其中一个实施例中，所述于所述凹槽内形成金属硅化物，包括：
28.于所述第一介质层表面以及所述凹槽内形成金属材料层；
29.对所述金属材料层进行热处理，以于所述凹槽内形成所述金属硅化物；
30.去除未反应的所述金属材料层。
31.在其中一个实施例中，所述半导体柱形成在半导体的衬底上，所述半导体 柱在所述衬底上的正投影与所述凹槽在所述衬底上的正投影重叠，或者位于所 述凹槽在所述衬底上的正投影内部。
32.在其中一个实施例中，所述半导体柱形成在半导体的衬底上，所述凹槽在 所述衬底上的正投影位于所述存储结构在所述衬底上的正投影内部。
33.在其中一个实施例中，所述于所述凹槽内形成所述金属硅化物之后，还包 括：
34.对所述金属硅化物进行图形化处理，以于所述金属硅化物表面形成凹凸结 构。
35.在其中一个实施例中，所述于所述凹槽内形成所述金属硅化物之后，所述 于所述金属硅化物上形成电极层之前，还包括：
36.于所述凹槽内形成金属阻挡层。
37.在其中一个实施例中，所述于所述凹槽内形成金属阻挡层的同时，还于所 述第一介质层的上表面成所述金属阻挡层。
38.在其中一个实施例中，所述于所述第一介质层内形成凹槽，还包括：
39.去除所述半导体柱以上的所述第一介质层，使得所述第一介质层的上表面 与所述半导体柱的顶面齐平；
40.对所述半导体柱的顶部进行回刻，以于所述第一介质层内形成所述凹槽。
41.在其中一个实施例中，所述于所述电极层上形成存储结构之后，还包括：
42.形成覆盖所述存储结构以及所述第一介质层的隔离保护层；
43.于所述隔离保护层上形成第二介质层；
44.形成贯穿所述第二介质层以及所述隔离保护层的互连通孔，且于所述互连 通孔内形成导电插塞；
45.于所述第二介质层上形成金属层，所述金属层连接所述导电插塞。
46.上述半导体结构及其制备方法，在第一介质层中形成了暴露半导体柱顶部 的凹槽。并在凹槽内先形成金属硅化物，然后再形成电极层。此时，通过金属 硅化物以及电极层可以有效降低漏区(或源区)与存储结构之间的接触电阻。 并且，电极层与金属硅化物同时形成在凹槽，从而可以对器件尺寸的精准控制。
附图说明
47.为了更清楚地说明本技术实施例或传统技术中的技术方案，下面将对实施 例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述 中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付 出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
48.图1为一实施例中提供的半导体结构的制备方法的流程图；
49.图2-图12为一实施例中提供的半导体结构的制备过程中的截面结构示意 图；
50.图13至图16为不同实施例中制备的半导体结构的截面结构示意图；
51.图17为另一实施例中提供的半导体结构的制备过程中的截面结构示意图；
52.图18为又一实施例中提供的半导体结构的制备过程中的截面结构示意图。
53.附图标记说明：
54.100-晶体管结构，110-晶体管，111-半导体柱，112-栅极结构，120-第一介 质层，200-金属硅化物，300-电极层，400-存储结构，401-隔离层，402-相变存 储单元底电极，403-相变层，404-相变存储单元顶电极，405-铁电存储单元底电 极铁电层，406-铁电层，407-铁电存储单元顶电极，41-阻变存储单元底电极层， 42-绝缘层，43-阻变存储单元顶电极层，410-钉扎层，420-隧道结，430-自由层， 500-金属材料层，600-金属阻挡层，700-隔离保护层，800-第二介质层，900-导 电插塞，1000-金属层，10-掩膜材料，20-图形化光阻。
具体实施方式
55.为了便于理解本技术，下面将参照相关附图对本技术进行更全面的描述。 附图中给出了本技术的首选实施例。但是，本技术可以以许多不同的形式来实 现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本 申请的公开内容更加透彻全面。
56.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术 领域的技术人员通常理解的含义相同。本文中在本技术的说明书中所使用的术 语只是为了描述具体的实施例的目的，不是旨在于限制本技术。
57.应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦 合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或 耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直 接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或 层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第 三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、 层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元 件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型 或部分。因此，在不脱离本技术教导之下，下面讨论的第一元件、部件、区、 层、掺杂类型或部分可表示为第二元件、部件、区、层或部分。
58.空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、
ꢀ“
在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征 与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术 语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描 述为“在其它元件下面”或“在其之下”或“在其
下”元件或特征将取向为在 其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上 和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)， 并且在此使用的空间描述语相应地被解释。
59.在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数 形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包 括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或 部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部 件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目 的任何及所有组合。
60.因此，本技术的实施例结构不应当局限于说明书附图所示的特定形状，而 是包括由于例如制造技术导致的形状偏差。
61.如背景技术所言，随着半导体特征尺寸的微缩，vgaa晶体管提供的驱动 电流受到影响。
62.具体地，例如，磁随机存储器(magnetic random access memory，mram) 是一种以调制磁阻大小为原理的新型非易失性随机存储器之一。mram作为非 易失性存储器，其读写速度可媲美易失性存储器dram。且mram的待机功 耗远远小于dram，未来具有取代dram的潜力。
63.mram的存储单元一般包括一个晶体管和一个磁性隧道结(magnetictunnel junction，mtj)。要实现类dram的应用，要求晶体管尺寸较小并具有 较高的驱动电流，来驱动磁性隧道结翻转。
64.又如，相变随机存储器(phase change random access memory，pcram) 为代表的多种新型技术因具备高集成度、低功耗等特点而受到广泛关注。特别 地，pcram因其具备非易失性、可字节寻址等特性而同时具备作为主存和外存 的潜力。在其影响下，主存和外存之间的界限也正在逐渐变得模糊，甚至有可 能对未来的存储体系结构带来重大的变革。因此，pcram被认为是极具发展前 景、最有可能完全替代dram的新型技术之一。
65.pcram数据存储动作需要一定的驱动电流。然而，随着半导体器件的微缩 化，晶体管驱动电流随之减小，这导致无法维持原有的驱动能力。
66.又如，对于铁电存储器(ferroelectric random access memory，feram)， 阻变存储器(resistance random access memory，rram)，要实现高密度架构 要求，半导体工艺特征尺寸要不断缩小。此时，存储单元中晶体管的栅、源和 漏有源区的尺寸也会相应缩小，从而钳制了晶体管驱动电流增大，造成可能无 法驱动存储器工作。
67.基于此，本技术示例提供了一种半导体结构及其制备方法，以提高晶体管 栅极电流驱动能力。其中半导体结构可以包括但不限于为磁存储器、相变存储 器、铁电存储器或者阻变存储器等。其晶体管可以包括但不限于为vgaa晶体 管。
68.在一个实施例中，请参阅图1，提供一种半导体结构的制备方法，包括如下 步骤：
69.步骤s100，提供晶体管结构100，晶体管结构100包括晶体管110以及第 一介质层120，晶体管110位于第一介质层120内部，且晶体管110包括半导体 柱111以及至少部分包围半导体柱111的栅极结构112，半导体柱111顶部形成 源区或漏区，请参阅图2；
70.步骤s300，于第一介质层120内形成凹槽120a，凹槽120a暴露出半导体 柱111顶部，请参阅图3；
71.步骤s500，于凹槽120a内形成金属硅化物200，请参阅图5；
72.步骤s700，于金属硅化物200上形成电极层300，以填满凹槽120a，请参 阅图8；
73.步骤s900，于电极层300上形成存储结构400，请参阅图11。
74.其中，在步骤s100中，请参阅图2，晶体管结构100的形成过程中，可以 首先提供半导体的衬底10。衬底10可以包括但不限于为硅(si)衬底10、锗硅 (gesi)衬底10或绝缘体上硅(soi)等。同时，衬底10可以为p型衬底10，也 可以为n型衬底10。
75.然后，可以对衬底10进行刻蚀，从而在衬底10上形成垂直的半导体柱111。 之后，全环绕或者部分环绕半导体柱111形成栅极结构112。此时，栅极结构112 全包围半导体柱111，或者，栅极结构112部分包围半导体柱111。即，栅极结 构112至少部分包围半导体柱111。
76.半导体柱111的顶部与底部分别经过重掺杂，而分别形成源区与漏区。具 体地，半导体柱111顶部可以形成源区，也可以形成漏区。
77.这里可以理解的是，栅极结构112可以包括栅介质层以及栅极导电层。栅 介质层可以采用低k介电常数的材料形成，也可以采用高k介电常数的材料形 成。
78.晶体管结构100的形成过程中，还可以形成第一介质层120。请参阅图2， 第一介质层120可以填充在半导体柱111之间，且完全覆盖晶体管110。
79.具体地，第一介质层120可以包括但不仅限于为氧化硅(sio2)层、氮化硅 (si3n4)层、氧化铝(al2o3)层或氮氧化硅(sion)层。
80.作为示例，第一介质层120可以包括多个相同或者不同材料的膜层。多个 膜层可以在不同的工艺步骤中形成。
81.在步骤s300中，请参阅图3，作为示例，其可以包括：
82.步骤s310，去除半导体柱111以上的第一介质层120，使得第一介质层120 的上表面与半导体柱111的顶面齐平；
83.步骤s320，对半导体柱111的顶部进行回刻，以于第一介质层120内形成 凹槽120a。
84.具体地，可以通过对第一介质层120进行化学机械抛光和/或刻蚀等处理， 从而去除半导体柱111以上的第一介质层120，使得第一介质层120的上表面与 半导体柱111的顶面齐平。
85.然后，可以对半导体柱111的顶部(漏区或源区)进行回刻，从而形成凹 槽120a。凹槽120a暴露出回刻之后的半导体柱111的顶部(漏区或源区)。此 时，可以使得凹槽120a与半导体柱111的顶部(漏区或源区)精准对齐。
86.当然，也可以凹槽120a也可以通过其他方式形成。例如，可以通过对第一 介质层120进行刻蚀，从而在第一介质层120内形成凹槽120a。
87.具体地，可以首先在第一介质层120上涂布光刻胶，然后通过曝光、显影 等工艺，而在第一介质层120上形成图形化的光刻胶。图形化的光刻胶上具有 与半导体柱111相对的开口。之后，可以图形化的光刻胶为掩膜，刻蚀第一介 质层120，直至露出半导体柱111顶部，从而在第一介质层120内形成凹槽120a。
88.通过对第一介质层120进行刻蚀，从而在第一介质层120内形成凹槽120a 之前，还可以对第一介质层120进行减薄，从而便于对后续形成的凹槽120a的 深度进行控制。
89.在步骤s500中，请参阅图5，金属硅化物200的材料可以为tisi、cosi或 niptsi等。在凹槽120a内形成金属硅化物200之后，金属硅化物200并未将凹 槽120a填满，即凹槽120a内仍然具有空间。
90.在步骤s700中，请参阅图8，电极层300形成在凹槽120a内的金属硅化物 300上，从而填满凹槽120a。
91.电极层300的材料可以包括但不限于co、ni、ti、w、cu、al等具有良好 导电性的金属材料。
92.在步骤s900中，存储结构400可以包括但不限于为磁随机存储结构(请参 阅图13)、相变随机存储结构(请参阅图14)、铁电随机存储结构(请参阅图 15)、阻变随机存储结构(请参阅图16)中的任一种或几种。
93.请参阅图13，当存储结构400包括磁随机存储结构时，其可以包括自由层 430、隧道结420以及钉扎层410。
94.请参阅图14，当存储结构400包括相变随机存储结构时，其可以包括401 隔离层、402相变存储单元底电极、403相变层以及404相变存储单元顶电极。
95.请参阅图15，当存储结构400包括铁电随机存储结构时，其可以包括405 铁电存储单元底电极、406铁电层以及407铁电存储单元顶电极。
96.请参阅图16，当存储结构400包括阻变随机存储结构时，其可以包括阻变 存储单元底电极层41、绝缘层42以及阻变存储单元顶电极层43。存储结构400 的形成过程中，可以首先在电极层300的上表面以及第一介质层120的上表面 形成存储结构400的各膜层的材料。然后再对各膜层的材料进行图形化处理， 从而于电极层300上形成存储结构400。
97.例如，当存储结构400包括磁随机存储结构时，其包括磁性隧道结(mtj)。 此时，请参阅图9，可以首先在电极层300的上表面以及第一介质层120的上表 面形成钉扎层(pinned layer)材料411。然后再于钉扎层材料表面形成隧道结 (tunnel barrier)材料421。然后再于隧道结材料上形成自由层(free layer)材 料431。
98.之后，请参阅图10，可以于自由层材料上形成掩膜材料20，并于掩膜材料 20上形成图形化光阻30。之后，通过光刻、刻蚀等工艺，对掩膜材料20进行 图形化，形成掩膜层。然后，去除图形化光阻30，并基于掩膜层，依次对自由 层材料、隧道结材料、钉扎层材料进行刻蚀，从而形成自由层430、隧道结420 以及钉扎层410，请参阅图11。自由层430、隧道结420以及钉扎层410构成磁 性隧道结。
99.在本实施例中，在第一介质层120中形成了暴露半导体柱111顶部的凹槽 120a。并在凹槽120a内先形成金属硅化物200，然后再形成电极层300。此时， 通过金属硅化物200以及电极层300可以有效降低漏区(或源区)与存储结构 400之间的接触电阻。并且，电极层300与金属硅化物200同时形成在凹槽120a， 从而可以对器件尺寸的精准控制。
100.在一个实施例中，步骤s500包括：
101.步骤s510，请参阅图4，于第一介质层120表面以及凹槽120a内形成金属 材料层500；
102.步骤s520，请参阅图5，对金属材料层500进行热处理，以于凹槽120a内 形成金属硅化物200；
103.步骤s530，请参阅图5，去除未反应的金属材料层500。
104.其中，在步骤s510中，具体地，可以通过磁控溅射或者电镀等方式，在第 一介质层120的上表面以及凹槽120a内形成金属材料层500。金属材料层500 的材料可以包括ti、co或nipt等。
105.在步骤s520中，可以通过退火，对金属材料层500进行热处理。在热处理 期间，金属材料层500与半导体柱111顶部内的原子相互扩散(硅是主要扩散 物)而反应，从而形成金属硅化物200。
106.之后，步骤s530中，可以通过刻蚀，去除未反应的金属材料层500。
107.作为示例，可以设置半导体柱111在衬底10上的正投影与凹槽120a在衬底 10上的正投影重叠。或者，半导体柱111在衬底10上的正投影位于凹槽120a 在衬底10上的正投影内部。
108.此时，半导体柱111顶面各位置处均会被金属材料层500覆盖，从而均与 金属材料层500发生反应而形成金属硅化物200，进而使得形成的金属硅化物 200与半导体柱111之间的接触电阻可以被有效降低。
109.在一个实施例中，凹槽120a在衬底10上的正投影位于存储结构400在衬 底10上的正投影内部。
110.存储结构400与电极层300的接触面积越大电阻越小。因此，此时可以进 一步降低电阻。
111.在一个实施例中，步骤s500之后，还包括：
112.步骤s610，对金属硅化物200进行图形化处理，以于金属硅化物200表面 形成凹凸结构。
113.具体地，可以在第一介质层120的上表面与金属硅化物200的顶面涂覆光 刻胶，并经曝光、显影等一系列步骤，形成图形化的光刻胶层。然后，基于图 形化的光刻胶层，对金属硅化物200顶部(漏区或源区)进行刻蚀，而形成凹 凸结构。然后，去除光刻胶层。
114.凹凸结构形状以及尺寸可以根据需求设置。
115.作为示例，请参阅图17，凹凸结构可以是将金属硅化物200顶部的相对的 两侧边缘(如前后边缘或左右边缘)去除，也可以是将半导体柱111顶部的四 周边缘均去除，而使得中央部分向上凸起。
116.或者，作为示例，请参阅图18，凹凸结构也可以是将金属硅化物200中央 部分去除，而使得金属硅化物200中央凹陷。
117.当然，凹凸结构的形式并不限于此，例如其还可以为锯齿状、波浪状等等。
118.在本实施例中，凹凸结构的设置，可以有效增加金属硅化物200与其两侧 结构的接触面积，进而可以进一步降低接触电阻。
119.在一个实施例中，步骤s500之后，步骤s700之前，还包括：
120.步骤s620，请参阅图6，于凹槽120a内形成金属阻挡层600。
121.此时，金属阻挡层600可以形成在凹槽120a的侧壁以及金属硅化物200的 表面。
122.金属阻挡层600可以包括但不限于氮化钛层、钴层、铂层及钛钨层中至少 一种。
123.金属阻挡层600在电极层300之前形成，从而可以有效防止电极层300中 的金属扩散的问题。
124.作为示例，请参阅图6，于凹槽120a内形成金属阻挡层600的同时，还于 第一介质
层120的上表面成金属阻挡层600。
125.具体地，可以通过化学气相沉积方式，而简便有效地在第一介质层120的 上表面以及凹槽120a内形成金属阻挡层600。
126.化学气相沉积方式具体可以包括原子层沉积(atomic layer deposition，ald)方式、等离子体增强化学气相沉积(plasma enhanced vapor deposition， pecvd)方式等。
127.此时，金属阻挡层600可以更好地防止电极层300中的金属扩散至第一介 质层120内，从而可以有效防止相邻晶体管110之间相互干扰。
128.同时，形成金属阻挡层600之后，请参阅图7，步骤s700可以通过物理气 相沉积(pvd)等方式，在金属阻挡层600表面形成电极材料层301。电极材料 层301可以填满并超出凹槽120a。然后，可以对电极材料层301进行化学机械 抛光(cmp)处理。化学机械抛光时，可以金属阻挡层600作为抛光停止层， 从而防止抛光第一介质层120造成损伤。
129.请参阅图8，经过化学机械抛光处理之后，电极层300的上表面可以与金属 阻挡层600的上表面齐平。此后，在电极层300上形成存储结构400时，存储 结构400的相关膜层可以形成在平整的表面上，而具有均匀的厚度。
130.当然，在另外一些示例中，金属阻挡层600也可以指形成在凹槽120a内， 而并不形成在第一介质层120的上表面。这里对此并不做限定。
131.在一个实施例中，步骤s900之后，还包括：
132.步骤s11，请参阅图11，形成覆盖存储结构400以及第一介质层120的隔 离保护层700；
133.步骤s12，请参阅图12，于隔离保护层700上形成第二介质层800；
134.步骤s13，请参阅图12以及图13，形成贯穿第二介质层800以及隔离保护 层700的互连通孔，且于互连通孔内形成导电插塞900；
135.步骤s14，请参阅图13，于第二介质层800上形成金属层1000，金属层1000 连接导电插塞900。
136.其中，在步骤s11中，请参阅图11，由于之前形成的存储结构400表面高 于第一介质层120表面，因此隔离保护层700具体可以覆盖在第一介质层120 上表面、存储结构400上表面以及存储结构400的侧壁表面。
137.隔离保护层700可以包括但不限于为氧化硅层(sio2)、氮化硅层(si3n4)、 氧化铝(al2o3)或氮氧化硅层(sion)等。隔离保护层700可以通过化学气相 沉积方式形成。化学气相沉积方式具体可以包括原子层沉积(atomic layerdeposition，ald)方式、等离子体增强化学气相沉积(plasma enhanced vapordeposition，pecvd)方式等。
138.在步骤s12中，可以于隔离保护层700上沉积形成第二介质材料。同时， 由于之前形成的存储结构400表面高于第一介质层120表面，从而可能使得沉 积形成的第二介质材料表面不平。因此，形成第二介质材料之后，可以对第二 介质材料进行平坦化处理，从而形成第二介质层800。此时，第二介质层800具 有平坦的表面，请参阅图12。
139.在步骤s13中，可以首先通过光刻、刻蚀等工艺，在第二介质层800内形 成互连通孔。具体地，可以首先通过光刻工艺，在第二介质层800表面形成图 形化光刻胶层。然后基于图形化光刻胶层，对第二介质层800进行干法刻蚀， 从而形成互连通孔。干法刻蚀至少包括反应离子刻蚀(rie)、感应耦合等离子 体刻蚀(icp)或高浓度等离子体刻蚀(hdp)中的任
意一种。
140.然后，再在互连通孔内沉积导电材料。导电材料可以高于互连通孔。然后 再对导电材料进行平坦化处理，从而在互连通孔内形成导电插塞900，请参阅图 13。
141.具体地，导电插塞900的材料可以包括钴(co)、镍(ni)、钛(ti)、 钨(w)、钽(ta)、钛化钽tati、氮化钨(wn)、铜(cu)及铝(al)等金 属材料。
142.在步骤s14中，请参阅图13，可以通过溅射等方式，在平坦的第二介质层 800表面形成金属层材料。然后，对金属层材料进行图形化处理，从而形成金属 层1000。
143.金属层1000连接导电插塞900，从而可以通过金属层1000向导电插塞900 上施加信号。多个导电插塞900可以连接至同一金属层1000，从而简化电路。
144.金属层1000的材料也可以包括钴(co)、镍(ni)、钛(ti)、钨(w)、 钽(ta)、钛化钽(tati)、氮化钨(wn)、铜(cu)及铝(al)等金属材料。 金属层1000的材料可以与导电插塞900相同，也可以不同。
145.应该理解的是，虽然图1的流程图中的各个步骤按照箭头的指示依次显示， 但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的 说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执 行。而且，图1中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步 骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这 些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其 它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
146.在一个实施例中，还提供一种半导体结构。请参阅图13或图14或图15或 图16，半导体结构包括：晶体管结构100、金属硅化物200、电极层300以及存 储结构400。
147.晶体管结构100包括晶体管110以及第一介质层120。晶体管110位于第一 介质层120内部。且晶体管110包括半导体柱111以及至少部分包围半导体柱 111的栅极结构112。半导体柱111顶部形成源区或漏区。第一介质层120内具 有凹槽120a。凹槽120a暴露出半导体柱111顶部。金属硅化物200位于凹槽120a 内。电极层300位于金属硅化物200上，且填满凹槽120a。存储结构400位于 电极层300上。
148.在一个实施例中，半导体柱111形成在半导体的衬底10上。半导体柱111 在衬底10上的正投影与凹槽120a在衬底10上的正投影重叠。或者半导体柱111 在衬底10上的正投影位于凹槽120a在衬底10上的正投影内部。
149.在一个实施例中，半导体柱111形成在半导体的衬底10上，凹槽120a在衬 底10上的正投影位于存储结构400在衬底10上的正投影内部。
150.在一个实施例中，半导体结构还包括金属阻挡层600。金属阻挡层600位于 电极层300与金属硅化物200之间。
151.在一个实施例中，金属阻挡层600由凹槽120a内延伸至第一介质层120上。
152.在一个实施例中，金属硅化物200表面具有凹凸结构。
153.在一个实施例中，半导体结构还包括隔离保护层700、第二介质层800、导 电插塞900以及金属层1000。
154.隔离保护层700覆盖存储结构400以及第一介质层120。第二介质层800位 于隔离保护层700上。导电插塞900贯穿第二介质层120以及隔离保护层700， 而连接存储结构400
顶部。金属层1000位于第二介质层120上，且连接导电插 塞900。
155.上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上 述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征 的组合不存在矛盾，都应当认为是本说明书记载的范围。
156.以上所述实施例仅表达了本技术的几种实施方式，其描述较为具体和详细， 但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的 普通技术人员来说，在不脱离本技术构思的前提下，还可以做出若干变形和改 进，这些都属于本技术的保护范围。因此，本技术专利的保护范围应以所附权 利要求为准。
技术特征：1.一种半导体结构，其特征在于，包括：晶体管结构，包括晶体管以及第一介质层，所述晶体管位于所述第一介质层内部，且所述晶体管包括半导体柱以及至少部分包围所述半导体柱的栅极结构，所述半导体柱顶部形成源区或漏区，所述第一介质层内具有凹槽，所述凹槽暴露出所述半导体柱顶部；金属硅化物，位于所述凹槽内；电极层，位于所述金属硅化物上，且填满所述凹槽；存储结构，位于所述电极层上。2.根据权利要求1所述的半导体结构，其特征在于，所述半导体柱形成在半导体的衬底上，所述半导体柱在所述衬底上的正投影与所述凹槽在所述衬底上的正投影重叠，或者位于所述凹槽在所述衬底上的正投影内部。3.根据权利要求1所述的半导体结构，其特征在于，所述半导体柱形成在半导体的衬底上，所述凹槽在所述衬底上的正投影位于所述存储结构在所述衬底上的正投影内部。4.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：金属阻挡层，位于所述电极层与所述金属硅化物之间。5.根据权利要求4所述的半导体结构，其特征在于，所述金属阻挡层由所述凹槽内延伸至所述第一介质层上。6.根据权利要求1所述的半导体结构，其特征在于，所述金属硅化物表面具有凹凸结构。7.根据权利要求1-6任一项所述的半导体结构，其特征在于，所述半导体结构还包括：隔离保护层，覆盖所述存储结构以及所述第一介质层；第二介质层，位于所述隔离保护层上；导电插塞，贯穿所述第二介质层以及所述隔离保护层，而连接所述存储结构顶部；金属层，位于所述第二介质层上，且连接所述导电插塞。8.一种半导体结构的制备方法，其特征在于，包括：提供晶体管结构，所述晶体管结构包括晶体管以及第一介质层，所述晶体管位于所述第一介质层内部，且所述晶体管包括半导体柱以及至少部分包围所述半导体柱的栅极结构，所述半导体柱顶部形成源区或漏区；于所述第一介质层内形成凹槽，所述凹槽暴露出所述半导体柱顶部；于所述凹槽内形成金属硅化物；于所述金属硅化物上形成电极层，以填满所述凹槽；于所述电极层上形成存储结构。9.根据权利要求8所述的半导体结构的制备方法，其特征在于，所述于所述凹槽内形成金属硅化物，包括：于所述第一介质层表面以及所述凹槽内形成金属材料层；对所述金属材料层进行热处理，以于所述凹槽内形成所述金属硅化物；去除未反应的所述金属材料层。10.根据权利要求9所述的半导体结构的制备方法，其特征在于，所述半导体柱形成在半导体的衬底上，所述半导体柱在所述衬底上的正投影与所述凹槽在所述衬底上的正投影重叠，或者位于所述凹槽在所述衬底上的正投影内部。
11.根据权利要求8所述的半导体结构的制备方法，其特征在于，所述半导体柱形成在半导体的衬底上，所述凹槽在所述衬底上的正投影位于所述存储结构在所述衬底上的正投影内部。12.根据权利要求8所述的半导体结构的制备方法，其特征在于，所述于所述凹槽内形成所述金属硅化物之后，还包括：对所述金属硅化物进行图形化处理，以于所述金属硅化物表面形成凹凸结构。13.根据权利要求8所述的半导体结构的制备方法，其特征在于，所述于所述凹槽内形成所述金属硅化物之后，所述于所述金属硅化物上形成电极层之前，还包括：于所述凹槽内形成金属阻挡层。14.根据权利要求13所述的半导体结构的制备方法，其特征在于，所述于所述凹槽内形成金属阻挡层的同时，还于所述第一介质层的上表面成所述金属阻挡层。15.根据权利要求8所述的半导体结构的制备方法，其特征在于，所述于所述第一介质层内形成凹槽，还包括：去除所述半导体柱以上的所述第一介质层，使得所述第一介质层的上表面与所述半导体柱的顶面齐平；对所述半导体柱的顶部进行回刻，以于所述第一介质层内形成所述凹槽。16.根据权利要求8-15任一项所述的半导体结构的制备方法，其特征在于，所述于所述电极层上形成存储结构之后，还包括：形成覆盖所述存储结构以及所述第一介质层的隔离保护层；于所述隔离保护层上形成第二介质层；形成贯穿所述第二介质层以及所述隔离保护层的互连通孔，且于所述互连通孔内形成导电插塞；于所述第二介质层上形成金属层，所述金属层连接所述导电插塞。
技术总结本申请涉及一种半导体结构及其制备方法。半导体结构包括：晶体管结构，包括晶体管以及第一介质层，晶体管位于第一介质层内部，且晶体管包括半导体柱以及至少部分包围半导体柱的栅极结构，半导体柱顶部形成源区或漏区，第一介质层内具有凹槽，凹槽暴露出半导体柱顶部；金属硅化物，位于凹槽内；电极层，位于金属硅化物上，且填满凹槽；存储结构，位于电极层上。本申请实施例可以有效降低晶体管与存储结构之间的接触电阻，从而增大晶体管驱动电流。从而增大晶体管驱动电流。从而增大晶体管驱动电流。
技术研发人员：王晓光
受保护的技术使用者：长鑫存储技术有限公司
技术研发日：2022.06.24
技术公布日：2022/11/1
