1.本发明涉及数据缓存技术领域，尤其涉及一种页缓存器电路及存储装置。
背景技术：2.存储器中一般设置有页缓存器(pagebuffer)，在使用过程中，编程命令的数据需要写入到页缓存器。一般地，数据是通过存储器的外设接口写入到页缓存器中，例如spi接口(serial peripheral interface)。spi接口一般有1线、2线、4线或8线spi接口，其依据对应的接口协议进行数据的传输，则页缓存器的写入速度极大地受到外设接口的影响，例如，1byte的输入数据，对于常用的4线的spi接口，其需要在2个外部时钟周期(cycle)完成数据的写入；而对于常用的8线的spi接口，其需要在1个外部时钟周期完成数据的写入。因此，其对页缓存器的性能要求比较高，页缓存器的写入速度需要符合外设接口对数据传输速度的要求。
技术实现要素：3.本技术提供的页缓存器电路及存储装置，旨在解决现有存储器对页缓存器的性能要求比较高，页缓存器的写入速度需要符合外设接口对数据传输速度的要求的问题。
4.为解决上述技术问题，本技术采用的一个技术方案是：提供一种页缓存器电路。该页缓存器包括：多个寄存器和页缓存器；多个寄存器分别连接外设接口通过所述外设接口依次接收输入数据；将所述输入数据依次转换成至少一个数据段；页缓存器连接所述多个寄存器，以将所述多个寄存器寄存的当前数据段写入至所述页缓存器中，从而将所述输入数据以转换成所述至少一个数据段的方式写入至所述页缓存器中。
5.在一个实施例中，所述多个寄存器依次排列，所述外设接口接收的当前数据段依次写入至所述多个寄存器，其中，所述多个寄存器中的至少之一分别寄存所述当前数据段的一部分。
6.在一个实施例中，响应于所述外设接口每次接收当前数据段，所述多个寄存器初始化，并依次接收并寄存所述当前数据段；所述多个寄存器将寄存的所述当前数据段写入至所述页缓存器。
7.在一个实施例中，响应于所述外设接口接收的当前数据段为起始数据段，所述多个寄存器中的任一寄存器作为起始寄存器，所述起始寄存器和排列在其之后的寄存器依次接收所述起始数据段并寄存；所述多个寄存器将寄存的所述当前数据段写入至所述页缓存器中。
8.在一个实施例中，响应于所述当前数据段为起始数据段，在所述多个寄存器将寄存的所述当前数据段写入至所述页缓存器的过程中，屏蔽排列在所述起始寄存器之前的寄存器中寄存的数据，执行将所述当前数据段写入至所述页缓存器。
9.在一个实施例中，响应于所述外设接口接收的当前数据段为中间数据段，所述多个寄存器按照其排列顺序依次接收所述中间数据段并寄存；所述多个寄存器将寄存的所述
当前数据段写入至所述页缓存器中。
10.在一个实施例中，响应于所述外设接口接收的当前数据段为尾部数据段，所述多个寄存器按照排列顺序依次接收所述尾部数据段并寄存，并确定最后寄存所述尾部数据段的最后部分的寄存器为尾部寄存器；屏蔽排列在所述尾部寄存器之后的寄存器中寄存的数据，执行将所述当前数据段写入至所述页缓存器中。
11.在一个实施例中，响应于所述外设接口接收的当前数据段为尾部数据段，所述多个寄存器按照排列顺序依次接收所述尾部数据段并寄存，并确定最后寄存所述尾部数据段的最后部分的寄存器为尾部寄存器；响应于所述尾部寄存器之后的其它寄存器对应所述页缓存器的相应地址空间已被占用，依次读取所述页缓存器的相应地址空间中的数据至所述尾部寄存器之后的其他寄存器；执行将所述当前数据段写入至所述页缓存器中。
12.在一个实施例中，所述页缓存器的写入速度非受所述外设接口的数据传输协议规定的写入速度的限制。
13.在一个实施例中，所述多个寄存器并联地将其寄存的所述当前数据段写入所述页缓存器中。
14.在一个实施例中，所述外设接口为spi接口。
15.为解决上述技术问题，本技术采用的另一个技术方案是：提供一种存储装置。该存储装置包括如上述所涉及的页缓存器电路。
16.本技术实施例的有益效果，区别于现有技术：本技术实施例提供的页缓存器电路，通过设置多个寄存器，并使每个寄存器分别连接外设接口和页缓存器，以使寄存器依据外设接口协议通过外设接口依次接收输入数据，并将输入数据依次进行分段寄存，从而将输入数据依次转换成至少一个数据段；页缓存器将多个寄存器寄存的当前数据段写入至页缓存器中，从而将输入数据写入至页缓存器中。其中，通过增设多个寄存器，以使输入数据通过外设接口先写入至多个寄存器进行分段寄存，然后多个寄存器将其寄存的当前数据段写入至页缓存器，并非是外设接口对页缓存器直接进行写入，因此，页缓存器的写入速度并不受外设接口的外设接口协议规定的写入速度的限制，外设接口按照外设接口协议规定的写入速度(外部时钟周期)将数据写入至多个寄存器中进行寄存即可，多个寄存器则可以按照需求(例如，内部时钟周期)将寄存的数据写入至页缓存器中，其降低了对页缓存器的写入速度的性能要求。
附图说明
17.为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
18.图1为本技术一实施例提供的页缓存器电路的架构示意图；
19.图2为本技术一具体实施例提供的页缓存器电路的架构示意图；
20.图3为本技术另一具体实施例提供的页缓存器电路的架构示意图；
21.图4为本技术一实施例提供的存储装置的结构示意图。
22.附图标记说明
23.页缓存器电路10；寄存器1；第一个寄存器11；第二个寄存器12；第三个寄存器13；第四个寄存器14；页缓存器2；外设接口3；写数据线4；读数据线5。
具体实施方式
24.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本技术的一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
25.本技术中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少一个该特征。本技术的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。本技术实施例中所有方向性指示(诸如上、下、左、右、前、后
……
)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
26.在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本技术的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
27.下面结合附图和实施例对本技术进行详细的说明。
28.请参阅图1，图1为本技术一实施例提供的页缓存器电路的架构示意图；在本实施例中，提供一种页缓存器电路10。该页缓存器电路10包括多个寄存器1和页缓存器2。
29.多个寄存器1分别连接外设接口3以依据外设接口协议通过外设接口3依次接收输入数据，并将输入数据依次进行分段寄存，从而将输入数据依次转换成由至少一个数据段组成。其中，外设接口3可以为串行外设接口3(serial peripheral interface，spi)。外设接口3还可以为并行外设接口。
30.其中，每个数据段可包括一个字节(byte)、两个字节或四个字节等。寄存器1的数量可包括两个、三个、四个、五个、六个、七个或八个等。每个寄存器1的寄存数据位宽可为一比特(bit)、两比特、四比特、八比特或两个字节、三个字节、四个字节等。其中，每个数据段的最大数据长度取决于寄存器1的数量以及每个寄存器1的寄存数据位宽。
31.比如，以每个寄存器1的寄存数据位宽为8比特为例。若寄存器1的数量为两个，则每个数据段的最大数据长度可对应包括两个字节；两个寄存器1依次从外设接口3接收两个字节的数据段，并将两个字节的数据段寄存在这两个寄存器1中。若寄存器1的数量为四个，则每个数据段的最大数据长度可对应包括四个字节；四个寄存器1依次从外设接口3接收四个字节的数据段，并将四个字节的数据段寄存在这四个寄存器1中。
32.当然，若每个寄存器1的寄存数据位宽为4比特，寄存器1的数量则至少为两个；此
时，若寄存器1的数量为两个，则每个数据段的最大数据长度可包括一个字节；若寄存器1的数量为四个，每个数据段的最大数据长度可包括两个字节。
33.页缓存器2连接多个寄存器1，以将多个寄存器1分别寄存的当前数据段的数据并联地写入至页缓存器2中，从而将输入数据以数据段的形式写入至页缓存器2中。具体的，如图1所示，多个寄存器1将其分别寄存的当前数据段的数据并联地写入页缓存器2中。比如，四个寄存器1寄存的当前数据段分别包括一个字节，则四个寄存器1同时将其寄存的该一个字节组成的长度为四个字节的数据段并联地写入至页缓存器2。若四个寄存器1寄存的当前数据段分别包括四个字节，则四个寄存器1同时将寄存的该四个字节组成的长度为十六个字节的数据段并联地写入至页缓存器2。
34.需要说明的是，多个寄存器1中的每一寄存器1将其寄存的当前数据段的数据写入页缓存器2的过程，具体可采用串行外设接口或并行外设接口将当前数据段的数据写入页缓存器2。
35.其中，页缓存器2可以为静态随机存取存储器(static random-access memory，sram)。通过上述方式，可以使页缓存器2的写入速度非受外设接口3的数据传输协议规定的写入速度的限制。当然，在其它实施例中，页缓存器2可以为动态随机存取存储器(dynamic random access memory，dram)。
36.在本技术中，通过增设多个寄存器1，以使输入数据通过外设接口3先分段写入至多个寄存器1进行寄存，然后多个寄存器1将其寄存的当前数据段的数据并联地写入至页缓存器2，并非是外设接口3对页缓存器2直接进行写入，因此，页缓存器2的写入速度并不受外设接口3的外设接口数据传输协议规定的写入速度的限制，外设接口3按照外设接口协议规定的写入速度(外部时钟周期)将数据写入至多个寄存器1中进行寄存即可，多个寄存器1则可以按照需求(例如，内部时钟周期)将寄存的数据写入至页缓存器2中，其降低了对页缓存器2的写入速度的性能要求。
37.具体的，参见图2，图2为本技术一具体实施例提供的页缓存器电路的架构示意图。多个寄存器1依次并联排列。比如，寄存器1的数量为四个，四个寄存器1分别与外设接口3和页缓存器2连接，以使四个寄存器1并联设置。同时，四个寄存器1按照数据写入的先后顺序依次排列，并按照数据写入的先后顺序分别称之为第一个寄存器11、第二个寄存器12、第三个寄存器13以及第四个寄存器14。
38.具体的，外设接口3接收的当前数据段的数据依次写入至多个寄存器1，即，外设接口3接收的当前数据段的数据以多个寄存器1的排列顺序依次写入至多个寄存器1。其中，多个寄存器1中的至少之一分别寄存当前数据段的一部分数据。比如，如图2所示，寄存器1的数量为四个，四个寄存器1依次排列，分别为第一个寄存器11、第二个寄存器12、第三个寄存器13以及第四个寄存器14，外设接口3接收的当前数据段的数据以四个寄存器1的排列顺序依次写入四个寄存器1中的至少一个中，比如外设接口3接收的当前数据段的数据依次写入第二个寄存器12、第三个寄存器13和第四个寄存器14中；或者，外设接口3接收的当前数据段的数据依次写入第一个寄存器11、第二个寄存器12、第三个寄存器13和第四个寄存器14。
39.在具体实施例中，如图2所示，外设接口3接收的当前数据段的数据以多个寄存器1的排列顺序写完至最后一个寄存器1之后，将多个寄存器1寄存的当前数据段通过写数据线4依次写入至页缓存器2。
40.在具体实施例中，响应于外设接口3每次接收当前数据段的数据，多个寄存器1初始化，比如，初始化多个寄存器1至0xf
…
f(f为m位，m为大于0的自然数)；并依次接收并寄存从外设接口3写入的当前数据段的数据；待当前数据段的数据写入完成之后，多个寄存器1并联地将寄存的当前数据段的数据再依次写入至页缓存器2。
41.其中，外设接口3在将输入数据寄存至多个寄存器1中时，可以从任意一个寄存器1开始进行寄存，例如，其可以从第二个寄存器12开始进行寄存，或者从第三个寄存器13开始进行寄存，或者从第四个寄存器14开始进行寄存，或者从第一个寄存器11开始进行寄存，等等。
42.类似地，由于输入数据的长度不一致，因此，输入数据的最后部分并非总是寄存在最后一个寄存器1(例如，本实施例的第四个寄存器14)中。因此，根据多个寄存器1数据寄存的先后顺序不同，输入数据可以分为起始数据段、中间数据段以及尾部数据段。其中，起始数据段指首次写入页缓存器2时对应的输入数据中的数据；尾部数据段指最后一次写入页缓存器2时对应的输入数据中的数据；中间数据段指输入数据中除起始数据段和尾部数据段之外的其它写入页缓存器2的所有数据。
43.具体的，响应于外设接口3接收的当前数据段为起始数据段，多个寄存器1中的任一寄存器1作为起始寄存器，起始寄存器和排列在其之后的寄存器1依次接收起始数据段中的数据并寄存。每个寄存器1的寄存数据位宽为一个字节，多个寄存器1将寄存的当前数据段写入至页缓存器2中。可以理解，若起始寄存器为第二个寄存器12，则第二个寄存器12、第三个寄存器13和第四个寄存器14以其排列顺序依次接收起始数据段中的三个字节并寄存，起始数据段包括三个字节。然后，多个寄存器1并联地将起始数据段的数据依次写入至页缓存器2中。
44.在具体实施例中，响应于当前数据段为起始数据段，且起始寄存器并非第一个寄存器11，为了防止在多个寄存器1将其寄存的当前数据段的数据写入至页缓存器2的过程中，起始寄存器之前的寄存器1中寄存的数据过多占用页缓存器2中的地址空间，可在多个寄存器1将寄存的当前数据段的数据写入至页缓存器2的过程中，屏蔽排列在起始寄存器之前的寄存器1中寄存的数据，然后执行将当前数据段的数据写入至页缓存器2。需要说明的是，本技术所涉及的“屏蔽寄存器1中寄存的数据”的方式可以是停止向该寄存器1连接的写数据线供电，以使该寄存器1中寄存的数据无法写入至页缓存器2中对应的地址空间中。
45.比如，起始寄存器为第二个寄存器12，为了防止在第二个寄存器12、第三个寄存器13和第四个寄存器14将其寄存的当前数据段的数据写入至页缓存器2的过程中，第一个寄存器11中寄存的数据(即初始化数据)过多占用页缓存器2中的地址空间，可在第二个寄存器12、第三个寄存器13和第四个寄存器14将其寄存的当前数据段的数据写入至页缓存器2的过程中，屏蔽第一个寄存器11中寄存的数据，然后执行将当前数据段的数据写入至页缓存器2。
46.响应于外设接口3接收的当前数据段为中间数据段，多个寄存器1按照其排列顺序依次接收中间数据段的数据并寄存；多个寄存器1将寄存的当前数据段的数据写入至页缓存器2中。即，在起始数据段的数据写入至多个寄存器1之后，响应于外设接口3接收的当前数据段为中间数据段，中间数据段的数据按照多个寄存器1的排列顺序从第一个寄存器11开始依次写入至最后一个寄存器1。比如，寄存器1的数量为四个，中间数据段包括四个字
节，四个寄存器1按照第一个寄存器11、第二个寄存器12、第三个寄存器13、第四个寄存器14的顺序依次接收该四个字节，每个寄存器1接收一个字节并寄存，然后四个寄存器11～14并联地将中间数据段的数据依次写入至页缓存器2中。
47.响应于外设接口3接收的当前数据段为尾部数据段，多个寄存器1按照排列顺序依次接收尾部数据段的数据并寄存，并确定寄存尾部数据段的最后部分，即寄存尾部数据段的最后一个数据的寄存器1为尾部寄存器；然后多个寄存器1将寄存的尾部数据段的数据写入至页缓存器2中。
48.在一具体实施例中，响应于该尾部寄存器之后的其它寄存器对应的页缓存器2的相应地址空间未被占用，则继续将该尾部数据段的数据及尾部寄存器之后的其它寄存器寄存的数据(即，初始化数据)一起写入至写数据线4，然后通过写数据线4写入至页缓存器2。
49.需要注意的是，在多个寄存器1将寄存的尾部数据段写入至页缓存器2中时，为了防止尾部寄存器之后的寄存器1中寄存的数据掩盖掉页缓存器2中对应地址空间中的数据或过多占用页缓存器2中的地址空间；在一实施例中，可在多个寄存器1将寄存的当前尾部数据段的数据写入至页缓存器2的过程中，屏蔽排列在尾部寄存器之后的寄存器1中寄存的数据(即初始化数据)，执行将当前尾部数据段写入至页缓存器2的步骤。
50.为便于理解，以下对其进行举例说明。假设寄存器1的数量为四个，每个寄存器1的寄存数据位宽为一个字节，输入数据包括256个字节，起始寄存器为第二个寄存器12，则起始数据段包括三个字节，中间数据段包括63段，每段中间数据段包括4个字节，尾部数据段包括一个字节。四个寄存器1按照其排列顺序接收尾部数据段的数据，则尾部寄存器为第一个寄存器11。
51.在尾部数据段的数据写入至页缓存器2的过程中，为了防止第二个寄存器12、第三个寄存器13、第四个寄存器14中寄存的数据(即初始化数据)掩盖掉页缓存器2中与这三个寄存器1对应的地址空间中的数据，可在执行将这四个寄存器寄存的数据写入至页缓存器2的过程中，屏蔽第二个寄存器12、第三个寄存器13、第四个寄存器14中寄存的数据。
52.当然，若尾部寄存器为第二个寄存器12，为了防止第三个寄存器13、第四个寄存器14中寄存的数据(即初始化数据)掩盖掉页缓存器2中与这两个寄存器1对应的地址空间中的数据，可在执行将这四个寄存器寄存的数据写入至页缓存器2的过程中，屏蔽第三个寄存器13、第四个寄存器14中寄存的数据。若尾部寄存器为第三个寄存器13，为了防止第四个寄存器14中寄存的数据掩盖掉页缓存器2中与该第四个寄存器14对应的地址空间中的数据，可在执行将这四个寄存器寄存的数据写入至页缓存器2的过程中，屏蔽第四个寄存器14中寄存的数据。若尾部寄存器为第四个寄存器14，则不存在排列在尾部寄存器之后的寄存器，直接将这四个寄存器寄存的当前数据段写入至页缓存器2中即可，不需要数据屏蔽。
53.在另一实施例中，参见图3，图3为本技术另一具体实施例提供的页缓存器电路的架构示意图。响应于尾部寄存器之后的其它寄存器1对应页缓存器2的相应地址空间已被占用，即这一部分的地址空间已经存有原始数据了。在尾部数据段的写入过程中，为了防止尾部寄存器之后的寄存器1中寄存的数据掩盖掉页缓存器2中对应地址空间中的原始数据，则在将尾部数据段的数据寄存到寄存器1之后，依次读取页缓存器2的相应地址空间中的原始数据至尾部寄存器之后的其它多个寄存器1；执行将这四个寄存器寄存的数据写入至页缓存器2的步骤。在本实施例中，不需要对尾部寄存器之后的其它寄存器1中的数据进行屏蔽
处理。
54.继续以尾部寄存器为第一个寄存器11为例，此时第一个寄存器11中的寄存数据为尾部数据段，第二个寄存器12、第三个寄存器13、第四个寄存器14中的寄存数据为初始化数据。若第二个寄存器12、第三个寄存器13、第四个寄存器14对应页缓存器2的相应地址空间已被占用，即，第二个寄存器12、第三个寄存器13、第四个寄存器14对应页缓存器2的相应地址空间已经存在原始数据，则在将由第一个寄存器11寄存的尾部数据段写入页缓存器2之前，可依次读取页缓存器2的相应地址空间中的数据至第二个寄存器12、第三个寄存器13、第四个寄存器14，然后将第一个寄存器11、第二个寄存器12、第三个寄存器13和第四个寄存器14寄存的当前数据通过写数据线4并联地写入至页缓存器2中，以完成尾部数据段写入至页缓存器2。
55.参见图4，图4为本技术一实施例提供的存储装置的结构示意图。在本实施例中，提供一种存储装置，该存储装置包括上述任一实施例所提供的页缓存器电路10。该页缓存器电路10的具体结构与功能可参见上述实施例提供的页缓存器电路10的具体结构与功能，在此不再赘述。
56.以上仅为本技术的实施方式，并非因此限制本技术的专利范围，凡是利用本技术说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本技术的专利保护范围内。
技术特征：1.一种页缓存器电路，其特征在于，包括：多个寄存器，分别连接外设接口以通过所述外设接口依次接收输入数据；将所述输入数据依次转换成至少一个数据段；页缓存器，连接所述多个寄存器，以将所述多个寄存器寄存的当前数据段写入至所述页缓存器中，从而将所述输入数据以转换成所述至少一个数据段的方式写入至所述页缓存器中。2.根据权利要求1所述的页缓存器电路，其特征在于，所述多个寄存器依次并联排列，所述外设接口接收的当前数据段依次写入至所述多个寄存器，其中，所述多个寄存器中的至少之一分别寄存所述当前数据段的一部分。3.根据权利要求2所述的页缓存器电路，其特征在于，响应于所述外设接口每次接收当前数据段，所述多个寄存器初始化，并依次接收并寄存所述当前数据段；所述多个寄存器将寄存的所述当前数据段写入至所述页缓存器。4.根据权利要求3所述的页缓存器电路，其特征在于，响应于所述外设接口接收的当前数据段为起始数据段，所述多个寄存器中的任一寄存器作为起始寄存器，所述起始寄存器和排列在其之后的寄存器依次接收所述起始数据段并寄存；所述多个寄存器将寄存的所述当前数据段写入至所述页缓存器中。5.根据权利要求4所述的页缓存器电路，其特征在于，响应于所述当前数据段为起始数据段，在所述多个寄存器将寄存的所述当前数据段写入至所述页缓存器的过程中，屏蔽排列在所述起始寄存器之前的寄存器中寄存的数据，执行将所述当前数据段写入至所述页缓存器。6.根据权利要求3所述的页缓存器电路，其特征在于，响应于所述外设接口接收的当前数据段为中间数据段，所述多个寄存器按照其排列顺序依次接收所述中间数据段并寄存；所述多个寄存器将寄存的所述当前数据段写入至所述页缓存器中。7.根据权利要求3所述的页缓存器电路，其特征在于，响应于所述外设接口接收的当前数据段为尾部数据段，所述多个寄存器按照排列顺序依次接收所述尾部数据段并寄存，并确定最后寄存所述尾部数据段的最后部分的寄存器为尾部寄存器；屏蔽排列在所述尾部寄存器之后的寄存器中寄存的数据，执行将所述当前数据段写入至所述页缓存器中。8.根据权利要求3所述的页缓存器电路，其特征在于，响应于所述外设接口接收的当前数据段为尾部数据段，所述多个寄存器按照排列顺序依次接收所述尾部数据段并寄存，并确定最后寄存所述尾部数据段的最后部分的寄存器为尾部寄存器；响应于所述尾部寄存器之后的其它寄存器对应所述页缓存器的相应地址空间已被占用，依次读取所述页缓存器的相应地址空间中的数据至所述尾部寄存器之后的其他寄存器；执行将所述当前数据段写入至所述页缓存器中。
9.根据权利要求1所述的页缓存器电路，其特征在于，所述页缓存器的写入速度非受所述外设接口的数据传输协议规定的写入速度的限制。10.根据权利要求1所述的页缓存器电路，其特征在于，所述多个寄存器并联地将其寄存的所述当前数据段写入所述页缓存器中。11.根据权利要求1所述的页缓存器电路，其特征在于，所述外设接口为spi接口。12.一种存储装置，其特征在于，包括如权利要求1-11任意一项所述的页缓存器电路。
技术总结本申请提供一种页缓存器电路及存储装置。该页缓存器包括：多个寄存器和页缓存器；多个寄存器分别连接外设接口以通过所述外设接口依次接收输入数据；将所述输入数据依次转换成至少一个数据段；页缓存器连接所述多个寄存器，以将所述多个寄存器寄存的当前数据段写入至所述页缓存器中，从而将所述输入数据以转换成所述至少一个数据段的方式写入至所述页缓存器中。该页缓存器电路的页缓存器的写入速度并不受外设接口的外设接口协议规定的写入速度的限制，多个寄存器可以按照需求将寄存的数据写入至页缓存器中，其降低了对页缓存器的写入速度的性能要求。入速度的性能要求。入速度的性能要求。
技术研发人员：卢中舟 胡俊刚
受保护的技术使用者：武汉新芯集成电路制造有限公司
技术研发日：2022.06.23
技术公布日：2022/11/1
