1.本发明涉及半导体技术领域，具体涉及一种半导体结构的制备方法。
背景技术：2.相关技术的半导体结构如dram产品中，在形成电容结构时，一般通过半导体结构的上端开口，来对半导体结构的氧化物进行刻蚀，以为后续材料的沉积提供空间，但由于电容结构的深宽比高，当上端实际开孔面积减小，容易导致氧化物层无法去除干净，从而影响后续工艺以及半导体结构的性能，甚至会导致晶圆测试(chip probing，cp)失败，降低产品的良率。
技术实现要素：3.本发明的目的在于提供一种半导体结构的制备方法，所述制备方法能够沿顶部和侧部对位于器件区的牺牲层刻蚀，以提高刻蚀效率将牺牲层去除干净。
4.根据本发明实施例的半导体结构的制备方法，包括：提供基底，所述基底上包括器件区和包围所述器件区的边缘区；于所述基底上形成叠层结构，所述叠层结构包括交替设置的支撑层和牺牲层；于所述器件区形成贯穿所述叠层结构的多个导电柱；于所述叠层结构表面形成掩膜层，并选择性地刻蚀所述掩膜层至暴露所述叠层结构中的顶部牺牲层，以在所述叠层结构中的顶部支撑层中形成多个开口，其中，位于所述器件区中的每一开口与至少一个所述导电柱交叠，形成顶部开口；
5.去除位于所述边缘区中部分的所述叠层结构，以至少暴露出所述器件区的部分所述牺牲层，形成侧向开口；沿所述顶部开口和所述侧向开口去除所述器件区中的所述牺牲层，剩余的所述支撑层支撑所述导电柱。
6.根据本发明的一些实施例，在去除位于所述边缘区中部分的所述叠层结构，以至少暴露出所述器件区的部分所述牺牲层，形成侧向开口的步骤包括：于所述器件区上形成光阻层，并暴露所述边缘区的叠层结构；刻蚀所述边缘区的叠层结构至所述叠层结构中的底部牺牲层以形成所述侧向开口。
7.根据本发明的一些实施例，在于所述器件区上形成光阻层的步骤中，所述光阻层填充所述顶部开口；在沿所述顶部开口和所述侧向开口去除所述器件区中的所述牺牲层的步骤之前，去除所述光阻层以暴露所述顶部开口。
8.根据本发明的一些实施例，在去除所述光阻层以暴露所述顶部开口的步骤中采用灰化工艺去除位于所述顶部开口的光阻层。
9.根据本发明的一些实施例，在沿所述顶部开口和所述侧向开口去除所述器件区中的所述牺牲层的步骤包括：沿所述顶部开口和所述侧向开口进行第一刻蚀制程，以同步刻蚀所述边缘区的所述底部牺牲层，以及位于所述器件区的所述顶部牺牲层；沿所述顶部开口进行第二刻蚀制程，以刻蚀所述器件区中位于所述顶部牺牲层下方的下一支撑层，并在所述支撑层形成通孔，所述通孔与所述顶部开口对应且相通；重复进行所述第一刻蚀制程
和所述第二刻蚀制程，直至暴露所述器件区的所述底部牺牲层；沿所述顶部开口和所述侧向开口，刻蚀去除所述底部牺牲层。
10.根据本发明的一些实施例，所述第一刻蚀制程为湿法刻蚀工艺。
11.根据本发明的一些实施例，所述第二刻蚀制程为干法刻蚀工艺。
12.根据本发明的一些实施例，在重复进行所述第一刻蚀制程和所述第二刻蚀制程，直至暴露所述器件区的所述底部牺牲层时，所述边缘区剩余部分所述底部牺牲层。
13.根据本发明的一些实施例，在所述叠层结构中，所述底部牺牲层的厚度大于位于其上的所有所述牺牲层的总厚度。
14.根据本发明的一些实施例，所述掩膜层为硬掩模层、硬碳层和抗反射层中的一种或多种组合。
15.根据本发明的一些实施例，所述叠层结构从上至下依次包括所述顶部支撑层、顶部牺牲层、中间支撑层、底部牺牲层和底部支撑层。
16.根据本发明的一些实施例，所述叠层结构还包括稳固层，所述稳固层形成在所述顶部支撑层和所述导电柱的表面，所述顶部开口贯穿所述稳固层。
17.根据本发明的一些实施例，所述导电柱为下电极，所述方法还包括：于所述导电柱表面形成介电层；于所述介电层表面形成上电极。
18.根据本发明实施例的半导体结构的制备方法，形成的侧向开口和顶部开口均暴露出器件区的牺牲层，由此可沿顶部开口和侧向开口来对器件区的牺牲层进行刻蚀，从而可从顶部和侧部两个方向同时对器件区的牺牲层进行刻蚀，可增加刻蚀剂与器件区的牺牲层的接触面积和时间，提高器件区牺牲层的刻蚀效率，进而能够将器件区及其周围的牺牲层去除干净，可以保证后续的导致cp 测试正常进行，而以及保证半导体结构的性能，本公开实施例可以避免由于在叠层结构中多个膜层不断叠加而不断地改变晶圆的应力，以及由于划线道区域和图案密度导致器件区及其周围区域的套刻误差发生变化，进而导致底部牺牲层未被清洗干净的问题。。
附图说明
19.图1为根据本发明实施例的半导体结构的制备方法的流程图；
20.图2-图11为根据本发明一个实施例的半导体结构的制备方法的各步骤的剖视图。
21.附图标记：
22.1：基底，11：器件区，12：边缘区；
23.2：叠层结构，21：底部支撑层，22：底部牺牲层，23：中间支撑层， 231：通孔，24：顶部牺牲层，25：顶部支撑层，251：顶部开口，26：稳固层， 27：侧向开口；
24.3：掩膜层，31：第一掩膜层，32：第二掩膜层；
25.4：光阻胶图案；
26.5：光阻层；
27.6：导电柱。
具体实施方式
28.以下结合附图和具体实施方式对本发明提出的一种半导体结构的制备方法作进
一步详细说明。
29.下面参考附图描述根据本发明实施例的半导体结构的制备方法。
30.如图1和图2所示，根据本发明实施例的半导体结构的制备方法可以包括：提供基底1，所述基底1上包括器件区11和包围所述器件区11的边缘区12；于所述基底1上形成叠层结构2，所述叠层结构2包括交替设置的支撑层和牺牲层；于所述器件区11形成贯穿所述叠层结构2的多个导电柱6；于所述叠层结构2表面形成掩膜层3，并选择性地刻蚀所述掩膜层3至暴露所述叠层结构 2中的顶部牺牲层24，以在所述叠层结构2中的顶部支撑层25中形成多个开口，其中，位于所述器件区11中的每一开口与至少一个所述导电柱6交叠，形成顶部开口251；去除位于所述边缘区12中部分的所述叠层结构2，以至少暴露出所述器件区11的部分所述牺牲层，形成侧向开口27；沿所述顶部开口 251和所述侧向开口27去除所述器件区11中的所述牺牲层，剩余的所述支撑层支撑所述导电柱6。
31.如图2-图11所示为根据本发明实施例的半导体结构的制备方法的各步骤的半导体结构的剖视图。
32.如图2所示，提供基底1，所述基底1可以是但不限于硅衬底，在其它示例中，所述基底1可以包括氮化镓、砷化镓、碳化镓、碳化硅或soi等半导体衬底。所述基底1内可包括形成有器件结构，例如基底1内可形成有字线、位线、以及电容接触插塞、焊盘等结构。基底1上包括器件区11和包围所述器件区11的边缘区12，即在基底1的平面方向上可限定出形成器件结构的器件区11和围绕器件区11的边缘区12。
33.如图2所示，在基底1上形成有叠层结构2，叠层结构2可以包括在厚度方向上交替设置的支撑层(例如如图2所示的底部支撑层21、中间支撑层23 和顶部支撑层25)和牺牲层(例如如图2所示的顶部牺牲层24和底部牺牲层 22)。支撑层和牺牲层的具体数量可根据实际需要设置，但叠层结构2中的底层和顶层始终为支撑层。
34.在器件区11形成有多个导电柱6，导电柱6沿厚度方向贯穿叠层结构2 且形成在位于器件区11的叠层结构2内，其中所述导电柱6可用于形成电容结构，例如所述导电柱6可用于形成电容结构的下电极，当然并不限定于此，还可以用在其它适合的位置。
35.如图3和图4所示，于叠层结构2表面形成掩膜层3，并选择性刻蚀掩膜层3至暴露叠层结构2中的顶部牺牲层24，以在所述叠层结构2中的顶部支撑层25中形成多个开口，其中，位于所述器件区11中的每一开口与至少一个所述导电柱6交叠，形成顶部开口251。
36.具体地，如图3所示，在叠层结构2上形成掩膜层3，并在掩膜层3上形成光刻胶图案4以限定出顶部开口251的位置，对掩膜层3进行光刻，以将图案转移至掩膜层3，然后以掩膜层3为掩膜刻蚀叠层结构2的顶部支撑层25 以暴露出顶部牺牲层24，需要说明的是这里的顶部牺牲层24指的是叠层结构 2中位于最上层的牺牲层，顶部支撑层25为叠层结构2中位于最上层且位于顶部牺牲层24表面的支撑层。
37.可选地，所述掩膜层3可以为单层结构也可以为多层组合膜层，例如所述掩膜层3可以为硬掩模层、硬碳层和抗反射层中的一种或多种组合，在如图3 所示的示例中，所述掩膜层3从下至上依次可以包括第一掩膜层31和第二掩膜层32，所述第一掩膜层31可以为硬碳层，所述第二掩膜层32可以为硬掩模层，例如第二掩膜层32可以氮氧化硅层。
38.如图4所示，以掩膜层3为掩膜刻蚀顶部支撑层25，以将掩膜层3的图案转移至顶部支撑层25，在顶部支撑层25中形成有暴露顶部牺牲层24的开口，所述开口与至少一个导电
柱6交叠，从而可以增加开口的开孔面积，有利于后续通过开口对牺牲层24、22进行刻蚀；在此步骤中在器件区11的顶部支撑层 25被部分去除，开口可形成为暴露位于器件区11的顶部牺牲层24的顶部开口 251，位于边缘区12的顶部支撑层25被完全去除以暴露出位于边缘区12的顶部牺牲层24的表面。
39.如图5-图7所示，去除位于边缘区12中部分的叠层结构2，以至少暴露出所述器件区11的部分所述牺牲层24、22，形成侧向开口27，即对位于边缘区12的部分叠层结构2进行刻蚀，而不刻蚀器件区11的叠层结构2，位于边缘区12的部分叠层结构2被去除后在边缘区12可形成敞开口，以将对应的器件区11的叠层结构2的侧壁暴露出来，从而形成暴露位于器件区11的牺牲层 24、22的侧向开口27。
40.这样形成的侧向开口27和顶部开口251均暴露出器件区11的牺牲层24、 22，由此可沿顶部开口251和侧向开口27通入刻蚀剂来对器件区11的牺牲层24、22进行刻蚀，从而可从顶部和侧部两个方向同时对位于器件区11的牺牲层24、22进行刻蚀，可增加刻蚀剂与位于器件区11的牺牲层24、22的接触面积和时间，提高位于器件区11牺牲层24、22的刻蚀效率，进而能够将位于器件区11及其边缘区12的牺牲层材料去除干净，防止位于器件区11存在牺牲层材料残留而影响半导体结构的性能，剩余的支撑层21、23、25可用于支撑导电柱6。
41.在本发明的一些实施例中，在去除位于所述边缘区12中部分的所述叠层结构2，以至少暴露出所述器件区11的部分所述牺牲层24、22，形成侧向开口27的步骤可以包括：
42.如图5所示，于器件区11上形成光阻层5，并暴露边缘区12的叠层结构 2；光阻层5用于遮挡保护器件区11的叠层结构2，在对边缘区12的叠层结构 2进行刻蚀，通过光阻层5可保护位于器件区11的叠层结构2不被刻蚀，而使得位于边缘区12的部分叠层结构2被刻蚀以形成侧向开口27。
43.如图6-如图7所示，刻蚀边缘区12的叠层结构2至叠层结构2中的底部牺牲层22，以形成所述侧向开口27，需要说明的是，这里的底部牺牲层22指的是叠层结构2中位于最下层的牺牲层。将位于边缘区12的叠层结构2刻蚀至底部牺牲层22，即将边缘区12的叠层结构2位于底部牺牲层22上方的所有牺牲层24和支撑层23全部去除以形成侧向开口27，这样侧向开口27可暴露出器件区11位于底部牺牲层22上方的所有牺牲层24的侧部，在对器件区11 的位于底部牺牲层22上方的所有牺牲层24进行刻蚀时，均能够沿顶部开口251 和侧向开口27通入刻蚀剂，以从顶部和侧部两个方向进行刻蚀，从而可进一步地提高器件区11的牺牲层24、22的刻蚀效率和刻蚀干净度。
44.在本发明的一些示例中，如图5-图6所示，在于器件区11上形成光阻层 5的步骤中，光阻层5填充顶部开口251，以遮挡暴露的顶部牺牲层24，在对位于边缘区12的叠层结构2进行刻蚀时，可防止刻蚀剂通过顶部开口251对器件区11的顶部牺牲层24进行刻蚀；结合图7和图8所示，在形成侧向开口 27之后，在沿顶部开口251和侧向开口27去除器件区11中的牺牲层的步骤之前，可去除光阻层5以暴露顶部开口251，使得位于器件区11的顶部牺牲层 24暴露出来，以便于能够沿顶部开口251和侧向开口27对位于器件区11的牺牲层24、22进行刻蚀。可选地，在此步骤中可采用灰化工艺去除位于顶部开口251的光阻层5，工艺简单且可将顶部开口251内的光阻层5去除干净，避免残留；也可采用其它工艺，例如可采用刻蚀工艺去除光阻层5，只要能够将光阻层5去除并暴露顶部开口251即可。
45.在本发明的一些实施例中，在沿顶部开口251和侧向开口27去除器件区 11中的牺
牲层24、22的步骤中，沿顶部开口251刻蚀位于所述叠层结构2中位于中间部分的支撑层23。具体地，叠层结构2中支撑层25、23、21和牺牲层22、24交替设置，支撑层25、23、21具有支撑作用，在顶部支撑层25中形成顶部开口251，以及在沿顶部开口251和侧向开口27去除位于器件区11 的顶部牺牲层24后，位于其下方的下一支撑层23暴露出来，支撑层23遮挡下一牺牲层22，为了能够从顶部和侧部刻蚀器件区11的下一牺牲层22，可沿顶部开口251刻蚀位于器件区11的部分支撑层23，在支撑层23上形成开口，从而暴露出下一牺牲层22，并保留剩余支撑层23以支撑导电柱6，然后沿顶部开口251和侧向开口27去除器件区11的下一牺牲层22，使得在去除位于器件区11的每一层牺牲层24、22时均能够从顶部和侧部进行刻蚀。需要注意的是，本公开实施例包含了3层支撑层和2层牺牲层组成的叠层结构，当然并不限定于此，在包括更多交替设置的支撑层和牺牲层时，例如5层支撑层、4层牺牲层，同样可以通过本公开实施例提供的方法进行。
46.在一些具体示例中，在沿所述顶部开口251和所述侧向开口27去除所述器件区11中的所述牺牲层24、22的步骤可以包括：
47.如图7-图8所示，沿顶部开口251和侧向开口27进行第一刻蚀制程，以同步刻蚀所述边缘区12的所述底部牺牲层22，以及位于所述器件区11的所述顶部牺牲层24，至位于其下方的支撑层23，具体地，叠层结构2可以包括层叠设置的多层牺牲层和支撑层，在边缘区12形成侧向开口27，侧向开口27 可暴露出位于底部牺牲层22上方所有牺牲层24的侧部，并暴露出位于边缘区 12的底部牺牲层22，在刻蚀位于器件区11的牺牲层24时，沿顶部开口251 和侧向开口27通入刻蚀剂，可对顶部开口251和侧向口27暴露出的位于器件区11的牺牲层24进行刻蚀，并沿侧向开口27刻蚀位于边缘区12的底部牺牲层22。
48.如图9和图10所示，对器件区11进行刻蚀操作时，在将顶部牺牲层24 刻蚀至暴露位于下方的下一支撑层23时，沿所述顶部开口251进行第二刻蚀制程，以刻蚀所述器件区中位于所述顶部牺牲层24下方的下一支撑层23，并在所述支撑层23形成通孔231，所述通孔231与所述顶部开口251对应且相通，这样可沿顶部开口251和侧向开口27通入刻蚀剂，沿顶部开口251通入的刻蚀剂能够沿通孔231对位于支撑层23下方的器件区11的牺牲层22进行刻蚀，从而可沿顶部开口251以及通孔231对位于器件区11的牺牲层22进行刻蚀，以从顶部和侧部同时对位于器件区11的牺牲层22进行刻蚀，进而能够实现从两个方向对位于器件区11的牺牲层24、22的刻蚀，充分的释放器件区11及其边缘处的牺牲层材料(例如氧化物)，特别是底部牺牲层22与刻蚀剂(例如酸性试剂)的接触面积和时间，改善器件区11及其边缘处的底部牺牲层22残留的问题。
49.叠层结构2可以包括层叠设置的多个牺牲层和支撑层，在刻蚀位于器件区 11中间部分的多个牺牲层以及多个支撑层时，均可重复上述第一刻蚀制程和第二刻蚀制程的步骤至暴露器件区11的底部牺牲层22，以使得器件区11位于底部牺牲层22上方的所有牺牲层24均能够沿顶部和侧部两个方向进行刻蚀。
50.如图10和图11所示，最后可沿顶部开口251和侧向开口27，再次刻蚀底部牺牲层22，具体地，位于底部牺牲层22上方的支撑层23内可形成与顶部开口251对应且相通的通孔，沿顶部开口251和侧向开口27通入刻蚀剂，以能够同时对位于器件区11和位于边缘区12的底部牺牲层22进行刻蚀，以能够将底部牺牲层22刻蚀干净。
51.在本发明的一些实施例中，第一刻蚀制程可采用湿法刻蚀工艺，使得牺牲层能够
被刻蚀干净，第二刻蚀制程可采用干法刻蚀工艺，由此在刻蚀牺牲层24 和支撑层23时，可采用干法刻蚀和湿法刻蚀交替进行来对叠层结构2进行刻蚀，从而能够提高刻蚀效果。
52.在本发明的一些实施例中，底部牺牲层22具有更大的厚度，在去除位于底部牺牲层22的上一层的牺牲层24至暴露支撑层23时，保留部分所述边缘区12的底部牺牲层22，这样，上层的牺牲层材料被去除干净时，边缘区11 依旧有少量牺牲层材料残留，在沿顶部开口251打开器件区11的底部牺牲层 22上方的支撑层23时，位于边缘区12的残留的底部牺牲层材料可形成为底部支撑层21的阻挡层，以防止位于边缘区12的底部支撑层21被过刻蚀。
53.在从顶部和侧部刻蚀器件区11的牺牲层24、22时，位于边缘区12的底部牺牲层22同时被刻蚀，可选地，在叠层结构2中，底部牺牲层22的厚度大于位于其上的所有牺牲层24的总厚度，进一步地，底部牺牲层22的厚度可以是叠层结构2中其余牺牲层总厚度的2～4倍，例如为2倍，3倍，在这个范围内时这样在刻蚀至底部牺牲层22上的支撑层23时，边缘区12的底部牺牲层22还有部分残留以保护底部支撑层21。进一步地，在去除位于底部牺牲层22 上的支撑层23后，边缘区12的底部牺牲层22可还具有至少部分残留，这样在去除位于底部牺牲层22上的支撑层23时，使得边缘区12的剩余底部牺牲层22始终能够形成底部支撑层21的阻挡层。此外，在上述范围的叠层结构特别适用于集成度高，导电柱密度大，相邻导电柱之间距离小的场合，保证半导体结构的存储密度。
54.在本发明的一些实施例中，如图2所示，叠层结构2从上至下依次包括所述顶部支撑层25、顶部牺牲层24、中间支撑层23、底部牺牲层22和底部支撑层21，下面结合具体实施例描述根据本发明实施例的半导体结构的制备方法。
55.如图3所示，在顶部支撑层25上形成掩膜层3，并选择性刻蚀掩膜层3 至暴露顶部牺牲层24，以在顶部支撑层25中形成开口，所述开口可与导电柱部分重叠，以在器件区11的顶部支撑层25形成暴露顶部牺牲层的顶部开口251。如图4所示，位于边缘区12的顶部支撑层25被去除以暴露位于边缘区的顶部牺牲层25。
56.如图5所示，在器件区11的叠层结构2上形成光阻层5，光阻层5覆盖器件区11的叠层结构2的表面，填充顶部开口251，并暴露出边缘区12的顶部牺牲层24。
57.如图6和图7所示，依次去除位于边缘区12的顶部牺牲层24和中间支撑层23至暴露底部牺牲层22，以形成暴露器件区11的顶部牺牲层24的侧部的侧向开口27。其中在去除顶部牺牲层24时可采用湿法刻蚀，在去除位于边缘区12的中间支撑层23时可采用干法刻蚀工艺。
58.如图8所示，去除光阻层5以使顶部开口251敞开，并暴露位于器件区11 的顶部牺牲层24，在此步骤中，可采用灰化工艺去除光阻层5，不仅能够将光阻层5去除干净，也能够避免破坏半导体结构的形貌。
59.如图9所示，沿顶部开口251和侧向开口27通入刻蚀剂，以从顶部和侧部两个方向对位于器件区11的顶部牺牲层24进行刻蚀，从而可增大刻蚀剂与顶部牺牲层24的接触面积和接触时间，以提高器件区11的顶部牺牲层24的刻蚀效率，使得器件区11的顶部牺牲层24能够被去除干净，减小顶部牺牲层24的残留，其中，在沿侧向开口27对器件区11的顶部牺牲层24进行刻蚀时，刻蚀剂同时刻蚀位于边缘区12的底部牺牲层22，底部牺牲层22的厚度大于顶部牺牲层24，这样在去除位于器件区11的顶部牺牲层24时，部分位于边缘区 12的底部牺牲层22残留在位于边缘区12的底部支撑层21的表面。
60.如图10所示，沿顶部开口251继续向下刻蚀中间支撑层23至暴露位于器件区11的底部牺牲层22，以在中间支撑层23内形成与顶部开口251对应的通孔231，剩余所述中间支撑层23可用于支撑导电柱6，在此步骤中位于边缘区 12的残留的底部牺牲层22可形成边缘区12的底部支撑层21的阻挡层，防止位于边缘区12的底部支撑层21被过刻蚀。
61.如图11所示，沿顶部开口251和侧向开口27通入刻蚀剂，以从顶部和侧部对位于器件区11的底部牺牲层22进行刻蚀，并同时对边缘区12的底部牺牲层22进行刻蚀，以将底部牺牲层22刻蚀干净，底部支撑层21以及剩余的顶部支撑层25和中间支撑层23支撑导电柱6。
62.在本发明的一些实施例中，基底1还可以包括稳固层26，稳固层26形成在顶部支撑层25和导电柱6的表面，顶部开口251贯穿稳固层26，通过稳固层26可连接多个导电柱6的上表面并与顶部支撑层25连接，从而能够进一步地支撑稳固多个导电柱6，以增强半导体结构的稳定性。
63.在本发明的一些实施例中，基底1还可以包括与导电柱6对应连接的接触焊盘，接触焊盘与导电柱6电连接，以能够实现基底1内的器件结构与导电柱 6的电连接。
64.在本发明的一些实施例中，导电柱6可用于形成电容结构，特别是高深宽比的电容结构，例如深宽比大于等于25：1，进一步地可以大于等于35：1，导电柱6可形成为下电极，在去除底部牺牲层22后，所述方法还包括以下步骤：于导电柱6表面形成介电层；于介电层表面形成上电极，介质层形成在上电极和下电极之间，其中介质层可以为高k介质材料，上电极和下电极可以为金属材料，例如所述上电极和下电极可以为金属或金属化合物，例如可以包括金(au)、银(ag)、铜(cu)、铝(al)、镍(ni)、钨(w)、钛(ti)、氮化钛(tin)、铂(pt)、钯(pd)、锡(sn)、铅(pb)、锌(zn)、铟(in)、镉(cd)、铬(cr)或者钼(mo)材料形成。
65.本发明实施例的半导体结构的制备方法，形成的侧向开口27和顶部开口 251均暴露出器件区11的牺牲层，由此可沿顶部开口251和侧向开口27通入刻蚀剂来对器件区11的牺牲层进行刻蚀，从而可从顶部和侧部两个方向同时对器件区11的牺牲层进行刻蚀，可增加刻蚀剂与器件区11的牺牲层的接触面积和时间，提高器件区11牺牲层的刻蚀效率，进而能够将器件区11及其周围的牺牲层去除干净，可以保证后续的导致cp测试正常进行，而以及保证半导体结构的性能，本公开实施例可以避免由于在叠层结构中多个膜层不断叠加而不断地改变晶圆的应力，以及由于划线道区域和图案密度导致器件区及其周围区域的套刻误差发生变化，进而导致底部牺牲层未被清洗干净的问题。
66.以上仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
技术特征：1.一种半导体结构的制备方法，其特征在于，包括：提供基底，所述基底上包括器件区和包围所述器件区的边缘区；于所述基底上形成叠层结构，所述叠层结构包括交替设置的支撑层和牺牲层；于所述器件区形成贯穿所述叠层结构的多个导电柱；于所述叠层结构表面形成掩膜层，并选择性地刻蚀所述掩膜层至暴露所述叠层结构中的顶部牺牲层，以在所述叠层结构中的顶部支撑层中形成多个开口，其中，位于所述器件区中的每一开口与至少一个所述导电柱交叠，形成顶部开口；去除位于所述边缘区中部分的所述叠层结构，以至少暴露出所述器件区的部分所述牺牲层，形成侧向开口；沿所述顶部开口和所述侧向开口去除所述器件区中的所述牺牲层，剩余的所述支撑层支撑所述导电柱。2.根据权利要求1所述的半导体结构的制备方法，其特征在于，在去除位于所述边缘区中部分的所述叠层结构，以至少暴露出所述器件区的部分所述牺牲层，形成侧向开口的步骤包括：于所述器件区上形成光阻层，并暴露所述边缘区的叠层结构；刻蚀所述边缘区的叠层结构至所述叠层结构中的底部牺牲层，以形成所述侧向开口。3.根据权利要求2所述的半导体结构的制备方法，其特征在于，在于所述器件区上形成光阻层的步骤中，所述光阻层填充所述顶部开口；在沿所述顶部开口和所述侧向开口去除所述器件区中的所述牺牲层的步骤之前，去除所述光阻层以暴露所述顶部开口。4.根据权利要求3所述的半导体结构的制备方法，其特征在于，在去除所述光阻层以暴露所述顶部开口的步骤中，采用灰化工艺去除位于所述顶部开口的光阻层。5.根据权利要求2～4中任意一项所述的半导体结构的制备方法，其特征在于，在沿所述顶部开口和所述侧向开口去除所述器件区中的所述牺牲层的步骤包括：沿所述顶部开口和所述侧向开口进行第一刻蚀制程，以同步刻蚀所述边缘区的所述底部牺牲层，以及位于所述器件区的所述顶部牺牲层；沿所述顶部开口进行第二刻蚀制程，以刻蚀所述器件区中位于所述顶部牺牲层下方的下一支撑层，并在所述支撑层形成通孔，所述通孔与所述顶部开口对应且相通；重复进行所述第一刻蚀制程和所述第二刻蚀制程，直至暴露所述器件区的所述底部牺牲层；沿所述顶部开口和所述侧向开口，刻蚀去除所述底部牺牲层。6.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述第一刻蚀制程为湿法刻蚀工艺。7.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述第二刻蚀制程为干法刻蚀工艺。8.根据权利要求5所述的半导体结构的制备方法，其特征在于，在重复进行所述第一刻蚀制程和所述第二刻蚀制程，直至暴露所述器件区的所述底部牺牲层时，所述边缘区剩余部分所述底部牺牲层。9.根据权利要求8所述的半导体结构的制备方法，其特征在于，在所述叠层结构中，所述底部牺牲层的厚度大于位于其上的所有牺牲层的总厚度。
10.根据权利要求1或2所述的半导体结构的制备方法，其特征在于，所述掩膜层为硬掩模层、硬碳层和抗反射层中的一种或多种组合。11.根据权利要求1或2所述的半导体结构的制备方法，其特征在于，所述叠层结构从上至下依次包括所述顶部支撑层、顶部牺牲层、中间支撑层、底部牺牲层和底部支撑层。12.根据权利要求1或2所述的半导体结构的制备方法，其特征在于，所述叠层结构还包括稳固层，所述稳固层形成在所述顶部支撑层和所述导电柱的表面，所述顶部开口贯穿所述稳固层。13.根据权利要求1或2所述的半导体结构的制备方法，其特征在于，所述导电柱为下电极，所述方法还包括：于所述导电柱表面形成介电层；于所述介电层表面形成上电极。
技术总结该发明公开了一种半导体结构的制备方法，包括：提供基底，基底上包括器件区和包围器件区的边缘区；于基底上形成叠层结构，叠层结构包括交替设置的支撑层和牺牲层；于器件区形成贯穿叠层结构的多个导电柱；于叠层结构表面形成掩膜层，并选择性地刻蚀掩膜层至暴露叠层结构中的顶部牺牲层，以在叠层结构中的顶部支撑层中形成多个开口，其中，位于器件区中的每一开口与至少一个导电柱交叠，形成顶部开口；去除位于边缘区中部分的叠层结构，以至少暴露出器件区的部分牺牲层，形成侧向开口；沿顶部开口和侧向开口去除器件区中的牺牲层，剩余的支撑层支撑导电柱。所述制备方法能够将位于器件区的牺牲层去除干净。区的牺牲层去除干净。区的牺牲层去除干净。
技术研发人员：朱留洋
受保护的技术使用者：长鑫存储技术有限公司
技术研发日：2022.05.30
技术公布日：2022/11/1
