1.本发明涉及包含dmos(diffused metal oxide semiconductor：扩散金属氧化物半导体)晶体管等的晶体管的半导体器件及其制造方法。
背景技术：2.专利文献1公开有一种半导体器件，其包括分离元件区域的p型元件分离区域(p型阱)和形成在元件区域的dmos晶体管。半导体器件包括在p型衬底的n型外延层(n型阱)的表面有选择地形成的源极区域和漏极区域、以及隔着栅极氧化膜形成在硅衬底上的栅极电极。
3.现有技术文献
4.专利文献
5.专利文献1：日本特开2012-156205号公报。
技术实现要素：6.发明要解决的技术问题
7.如专利文献1所述的具有元件分离构造的半导体器件中，有时dmos晶体管与其他的元件混合搭载。在这样的半导体器件中，不仅形成有与dmos晶体管电连接的配线，而且形成有与该dmos晶体管以外的其他的元件(以下称为“其他元件”。)电连接的多个配线(以下称为“其他配线”。)。并且，对多个其他配线施加与对应的其他元件相匹配的各种电压。
8.因此，在专利文献1记载的dmos晶体管中，由于来自其他配线的电位的影响，对存在于n型外延层与p型元件分离区域之间的寄生二极管施加反方向电压时的等电位分布紊乱，耐压有可能降低。
9.本发明的目的在于，提供能够抑制由于其他配线的电位的影响导致的耐压降低的半导体器件。
10.用于解决问题的技术手段
11.本发明的一个实施方式提供一种半导体器件，其包括：基体，其包括p型衬底和形成在所述p型衬底上的n型半导体层，并且包含元件区域，该元件区域具有将所述n型半导体层作为漏极的晶体管；以界定所述元件区域的方式形成在所述基体的表层部的p型元件分离区域；和配置在所述元件区域的周缘部上且与所述n型半导体层电连接的导电配线，所述晶体管在所述元件区域的周缘部中包含形成在所述n型半导体层的表层部的n型漏极接触区域，所述导电配线以覆盖所述n型漏极接触区域与所述p型元件分离区域之间的元件终端区域的至少一部分的方式配置。
12.在该结构中，能够抑制由于其他配线的电位的影响导致的耐压降低。
13.本发明的一个实施方式中，包括与所述n型漏极接触区域电连接的漏极配线，所述漏极配线在俯视时具有延伸到所述元件终端区域内的延长部，所述导电配线由所述延长部构成。
14.本发明的一个实施方式中，所述n型漏极接触区域和所述漏极配线分别在俯视时形成为环状，所述延长部在俯视时，以包围所述n型漏极接触区域的方式遍及所述漏极配线的全长地形成。
15.本发明的一个实施方式中，在所述元件终端区域中，在所述n型半导体层的表层部形成有所述导电配线用的n型接触区域，所述导电配线经由导电部件与所述n型接触区域电连接。
16.本发明的一个实施方式中，所述n型漏极接触区域在俯视时形成为环状，所述n型接触区域和所述导电配线分别在俯视时以包围所述n型漏极接触区域的方式形成为环状。
17.本发明的一个实施方式中，包括与所述n型漏极接触区域电连接的漏极配线，所述导电配线经由导电部件与所述漏极配线电连接。
18.本发明的一个实施方式中，所述导电配线在所述元件终端区域内隔着绝缘层形成在所述n型半导体层上，所述漏极配线在俯视时具有与所述导电配线的一部分重叠的重叠部，所述重叠部的下表面与所述导电配线的上表面通过所述导电部件电连接。
19.本发明的一个实施方式中，所述n型漏极接触区域和所述漏极配线在俯视时形成为环状，所述导电配线在俯视时以包围所述n型漏极接触区域的方式形成为环状，所述漏极配线在其外周缘部具有所述重叠部，所述重叠部的下表面与所述导电配线的上表面的内周缘部通过所述导电部件电连接。
20.本发明的一个实施方式中，上述导电配线由多晶硅构成。
21.本发明的一个实施方式中，在所述元件区域的俯视时的中央部，以跨所述p型衬底与所述n型半导体层的边界的方式形成有n型埋置层。
22.本发明的一个实施方式中，所述p型元件分离阱在俯视时形成为包围所述元件区域的环状，所述n型漏极接触区域在俯视时沿着所述p型元件分离阱形成为环状。
23.本发明的一个实施方式中，所述晶体管包括：形成在所述n型半导体层的表层部的p型阱区域；形成在所述p型阱区域的表层部的n型源极区域；形成在所述n型源极区域的表层部且n型杂质浓度比所述n型源极区域高的n型源极接触区域；和在所述n型半导体层的表层部，以包围所述p型阱区域的方式形成为环状的n型漏极区域，所述n型漏极接触区域在所述n型漏极区域的表层部以包围所述p型阱区域的方式形成，且n型杂质浓度比所述n型漏极区域高。
24.本发明的一个实施方式中，所述晶体管还包括：以覆盖所述源极接触区域和所述漏极接触区域之间的沟道区域的方式形成的栅极绝缘膜；和形成在所述栅极绝缘膜上，且隔着所述栅极绝缘膜与所述沟道区域相对的栅极电极。
25.本发明的一个实施方式中，包括与所述n型源极接触区域电连接的源极配线。
26.本发明的上述的或者进一步的其他目的、特征和效果参照附图通过以下所述的实施方式的说明能够更加明确。
附图说明
27.图1是用于说明本发明的第一实施方式的半导体器件的结构的图解性的平面图。
28.图2是沿着图1的ii-ii线的图解性的截面图。
29.图3是表示关于比较例的模拟模型的一例的图解性的截面图。
30.图4是表示对于比较例的模拟结果的图表。
31.图5是表示对于本实施方式的模拟结果的图表。
32.图6a是表示图1和图2中所示的半导体器件的制造工序的一例的截面图，是与图2的剖切截面对应的截面图。
33.图6b是表示图6a的下一工序的截面图。
34.图6c是表示图6b的下一工序的截面图。
35.图6d是表示图6c的下一工序的截面图。
36.图6e是表示图6d的下一工序的截面图。
37.图6f是表示图6e的下一工序的截面图。
38.图6g是表示图6f的下一工序的截面图。
39.图7是用于说明本发明的第二实施方式的半导体器件的结构的图解性的平面图。
40.图8是沿着图7的viii-viii线的图解性的截面图。
41.图9a是表示图7和图8所示的半导体器件的制造工序的一例的截面图，是与图8的剖切截面对应的截面图。
42.图9b是表示图9a的下一个工序的截面图。
43.图9c是表示图9b的下一个工序的截面图。
44.图9d是表示图9c的下一个工序的截面图。
45.图9e是表示图9d的下一个工序的截面图。
46.图10是用于说明本发明的第三实施方式的半导体器件的结构的图解性的平面图。
47.图11是沿着图10的xl-xl线的图解性的截面图。
48.图12a是表示图10和图11所示的半导体器件的制造工序的一例的截面图，是与图11的剖切截面对应的截面图。
49.图12b是表示图12a的下一个工序的截面图。
50.图12c是表示图12b的下一个工序的截面图。
具体实施方式
51.图1是用于说明本发明的第一实施方式的半导体器件的结构的图解性的平面图。图2是沿着图1的ii-ii线的图解性的截面图。图1中省略了图2所示的层间绝缘膜21和源极配线26。但是，在图1中图示了图2所示的漏极配线25。
52.以下，将图1的纸面的左右方向称为横方向，将图1的纸面的上下方向称为纵方向。
53.半导体器件1具有基体3。基体3包括p型半导体衬底4和形成在p型半导体衬底4上的n-型外延层5。在该实施方式中，p型半导体衬底4为硅衬底。p型半导体衬底4为本发明的“p型衬底”的一例，n-型外延层5为本发明的“n型半导体层”的一例。
54.n-型外延层5的膜厚例如为3.0μm～10μm程度。在基体3的表层部形成有界定元件区域2的p型元件分离区域7。在该实施方式中，元件区域2在俯视时为在纵方向上较长的四边形形状。在元件区域2中形成有以n-型外延层5作为漏极的dmos晶体管40。
55.p型元件分离区域膜7在俯视时为环状。在该实施方式中，p型元件分离区域7在俯视时为矩形环状，但也可以是圆环状、椭圆环状等的环状。p型元件分离区域7具有与p型半导体衬底连接的下侧分离区域8和形成在下侧分离区域8上的上侧分离区域9。
56.由此，在基体3中，在p型半导体衬底4上界定出由p型元件分离区域7包围而成的由n-型外延层5的一部构成的元件区域2。虽然未图示，p型元件分离区域7和p型半导体衬底4被接地。
57.在元件区域2中，在p型半导体衬底4与n-型外延层5的边界部，跨p型半导体衬底4和n-型外延层5有选择地形成有杂质浓度比n-型外延层5高的n
+
型埋置层6。n
+
型埋置层6在俯视时形成在由元件区域2的周缘部围成的中央区域。n
+
型埋置层6的膜厚例如为2.0μm～10.0μm程度。
58.另外，在基体3中，在元件区域2的外周区域中，界定有形成与元件区域2内的dmos晶体管40不同的其他元件的元件区域(省略图示)。
59.在p型元件分离区域7的表面形成有俯视时为环状的场绝缘膜11。场绝缘膜11以包围由元件区域2的周缘部围成的区域的方式在俯视时形成为四边形环状。场绝缘膜11比p型元件分离区域7宽度宽，以完全覆盖p型元件分离区域7的方式形成。场绝缘膜11例如为使n-型外延层5的表面有选择地氧化而形成的locos膜。
60.dmos晶体管40包括在n-型外延层5的表层部彼此隔开间隔地形成的n型漏极区域13和p型阱区域15。在该实施方式中，p型阱区域15在俯视时为纵方向上细长的四边形形状，形成在元件区域2的横方向的中央部。
61.n型漏极区域13具有比n-型外延层5高的杂质浓度。n型漏极区域13在俯视时以包围p型阱区域15的方式形成为环状。在该实施方式中，n型漏极区域13在俯视时沿着场绝缘膜11形成为四边形环状。在n型漏极区域13的表层部，形成有具有比n型漏极区域13高的杂质浓度的n
+
型漏极接触区域14。
62.在p型阱区域15的表层部，形成有具有比n-型外延层5高的杂质浓度的n型源极区域16。在n型源极区域16的表层部，形成有具有比n型源极区域16高的杂质浓度的n
+
型源极接触区域17。
63.n型源极区域16例如以与n型漏极区域13相同浓度和相同深度形成。n
+
型源极接触区域17的外周缘从p型阱区域15的外周缘向内侧隔开间隔地配置。n
+
型源极接触区域17例如以与n
+
型漏极接触区域14相同浓度和相同深度形成。
64.在n-型外延层5的表面，在n
+
型漏极接触区域14与p型阱区域15之间的部分形成有俯视为四边形环状的场绝缘膜12。场绝缘膜12为与上述的场绝缘膜11通过相同工序形成的locos膜。在图1中，场绝缘膜12的内周缘由附图标记12a表示。
65.场绝缘膜12的内周缘12a从p型阱区域15的外周缘向外方隔开间隔地配置，场绝缘膜12的外周缘配置在n
+
型漏极接触区域14的内周缘上。n
+
型漏极接触区域14形成在被场绝缘膜12的外周缘与场绝缘膜11的内周缘夹着的区域。
66.另外，在n-型外延层5的表面，以跨n-型外延层5和p型阱区域15之间的方式形成有栅极绝缘膜18。栅极绝缘膜18在俯视时以包围n
+
型源极接触区域17的方式形成为四边形环状。并且，在栅极绝缘膜18上形成有栅极电极19。栅极电极19在俯视时以包围n型源极区域16的方式形成为四边形环状。栅极电极19以有选择地覆盖栅极绝缘膜18的一部分和场绝缘膜12的一部分的方式形成。
67.栅极电极19例如由多晶硅构成。栅极绝缘膜18例如为使n-型外延层5的表面氧化而形成的硅氧化膜。
68.栅极电极19隔着栅极绝缘膜18与p型阱区域15相对的区域为dmos晶体管40的沟道区域20。沟道区域20的沟道的形成由栅极电极19控制。
69.以覆盖元件区域2整体的方式形成有层间绝缘膜21。层间绝缘膜21例如由氧化膜、氮化膜等的绝缘膜形成。
70.在层间绝缘膜21中埋设有漏极用接触插塞22、源极用接触插塞23和栅极用接触插塞24。漏极用接触插塞22的下端与n
+
型漏极接触区域14电连接。源极用接触插塞23的下端与n
+
型源极接触区域17电连接。栅极用接触插塞24电连接于栅极电极19。
71.在层间绝缘膜21上，形成有漏极配线25、源极配线26和栅极配线(省略图示)。在图1中，漏极配线25的区域作为点的阴影区域表示。漏极配线25经由多个漏极用接触插塞22电连接于n
+
型漏极接触区域14。源极配线26经由多个源极用接触插塞23电连接于n
+
型源极接触区域17。栅极配线经由多个栅极用接触插塞24电连接于栅极电极19。
72.源极配线26在图1中没有描绘，在俯视时为纵方向上较长的四边形形状，覆盖栅极电极19的两端部之间的长度中间部。源极配线26的宽度中央部的多个部位，经由多个源极用接触插塞23电连接于n
+
型源极接触区域17。栅极配线经由多个栅极用接触插塞24电连接于栅极电极19的两端部。
73.漏极配线25在俯视时以包围场绝缘膜12的方式形成为四边形环状。漏极配线25的内周缘位于n
+
型漏极接触区域14的内周缘的大致正上。漏极配线25的外周缘位于比n
+
型漏极接触区域14的外周缘靠外方。漏极配线25由配置在n
+
型漏极接触区域14的正上的主配线部25a和从主配线部25a的外周缘向外方延伸的延长部25b构成。在第一实施方式中，该延长部25b构成本发明的“导电配线”(以下有时称为“耐压改善配线”。)。
74.延长部(耐压改善配线)25b在俯视时为四边形环状，从n
+
型漏极接触区域14的外周缘向其外侧的p型元件分离区域7延伸。在该实施方式中，延长部25b在俯视时从n
+
型漏极接触区域14的外周缘延伸至n
+
型漏极接触区域14的外周缘与其外侧的p型元件分离区域7的内周缘之间的大致宽度中央。
75.即，延长部(耐压改善配线)25b为元件区域2的周缘部区域，以覆盖n
+
型漏极接触区域14的外周缘与其外侧的p型元件分离区域7的内周缘之间的元件终端区域30的一部分的方式配置。
76.延长部25b在俯视时延伸到比n
+
型漏极接触区域14的外周缘靠外方即可。因此，延长部25b在俯视时，例如从n
+
型漏极接触区域14的外周缘延伸至n
+
型漏极接触区域14的外周缘与其外侧的p型元件分离区域7的内周缘之间的任意位置即可，也可以延伸至比p型元件分离区域7的内周缘靠外方。
77.在dmos晶体管40以外的其他元件的配线(以下称为“其他配线”。)通过元件区域2的上方的情况下，由于其他配线的电位的影响，对在n-型外延层5与p型元件分离区域7之间存在的寄生二极管施加反方向电压时的等电位分布会紊乱，有可能发生耐压降低。如果其他配线的电位与元件区域2的电位(漏极电压)相同则上述等电位分布不紊乱，在其他配线的电位为接地电位的情况下，上述等电位分布紊乱。
78.在该实施方式中，将覆盖元件终端区域30的至少一部分的延长部(耐压改善配线)25b形成于漏极配线25。由此，能够获得与元件区域2相同电位的配线(耐压改善配线)配置在元件终端区域30上的结构，所以即使在其他配线的电位为接地电位的情况下，也能够抑
制其他配线的电位的影响。由此，在其他配线的电位为接地电位的情况下，能够抑制上述等电位分布的紊乱，能够抑制dmos晶体管40的耐压的降低或者使耐压提高。
79.将图1和图2的半导体器件1称为“本实施方式”，将在图1和图2的半导体器件1中，在漏极配线25没有设置延长部25b的结构称为“比较例”。即，在比较例中，漏极配线25仅由本实施方式的主配线部25a构成。
80.首先，如图3所示，关于比较例，使用在元件终端区域30上配置有电位为接地电位的其他配线50(以下称为“gnd配线”。)的第一模拟模型101，计算比较例的耐压。在图3中，对于与上述的图2对应的各部标注与图2相同的附图标记来表示。另外，关于比较例，使用在元件终端区域30上没有配置gnd配线的第二模拟模型，计算比较例的耐压。
81.具体而言，使施加于n-型外延层5(n
+
型漏极接触区域14)与p型元件分离区域7之间所存在的寄生二极管的反方向电压为v
epi
[v]。另外，使在寄生二极管中流通的反方向电流为i
epi
[a]。通过模拟计算出使反方向电压v
epi
逐渐上升时的反方向电流i
epi
。
[0082]
同样地，关于本实施方式，使用在元件终端区域30上配置有gnd配线的第三模拟模型，计算本实施方式的耐压。另外，关于本实施方式，使用没有配置gnd配线的第四模拟模型，计算本实施方式的耐压。
[0083]
图4是表示相对比较例的模拟结果的图表。在图4中，虚线使表示gnd配线存在的情况下的模拟结果的图表，实线是表示不存在gnd配线的情况下的模拟结果的图表。
[0084]
图5是表示相对本实施方式的模拟结果的图表。在图5中，虚线是表示存在gnd配线的情况下的模拟结果的图表，实线是表示不存在gnd配线的情况下的模拟结果的图表。
[0085]
参照图4，在比较例中，在gnd配线存在的情况下，与gnd配线不存在的情况相比击穿电压较低。另外，在比较例中，gnd配线存在的情况下的击穿电压与gnd配线不存在的情况下的击穿电压的绝对值差比较大。
[0086]
另一方面，参照图5，在本实施方式中，gnd配线存在的情况下的击穿电压与gnd配线不存在的情况下的击穿电压变得大致相等。而且，本实施方式中的gnd配线不存在的情况下的击穿电压，与比较例中gnd配线不存在的情况下的击穿电压相比变高。
[0087]
即，在本实施方式中，接地电位的其他配线存在的情况下的耐压，与接地电位的其他配线不存在的情况下的耐压大致相等。换言之，在本实施方式中，即使存在接地电位的其他配线，dmos晶体管的耐压也不太降低。
[0088]
另外，在本实施方式中，存在接地电位的其他配线的情况下的耐压与比较例相比变高。并且，在本实施方式中，不存在接地电位的其他配线的情况下的耐压也相比于比较例变高。
[0089]
此外，使本实施方式的延长部(耐压改善配线)25b的外方突出量变化，进行了同样的模拟，其结果是，在任一种情况下，与比较例相比，gnd配线存在的情况与不存在的情况下的击穿电压的绝对值差都变小。另外，在俯视时，n
+
型漏极接触区域14的外周缘与其外侧的p型元件分离区域7的至内周缘的距离为l时，延长部(耐压改善配线)25b的外方突出量为l的一半程度(0.5l程度)时，耐压变得最大。
[0090]
接着，参照图6a～图6g，关于半导体器件1的制造工序进行说明。图6a～图6g是用于说明半导体器件1的制造工序的一例的截面图，是与图2的剖切截面对应的截面图。
[0091]
在制造半导体器件1时，如图6a所示，准备p型半导体衬底4。接着，在p型半导体衬
底4的表面有选择地注入n型杂质和p型杂质。并且，例如在1100℃以上的加热状态下，一边添加n型杂质一边在p型半导体衬底4上使硅外延成长。由此，如图6b所示，形成包含p型半导体衬底4和n-型外延层5的基体3。
[0092]
在外延成长时，注入到p型半导体衬底4中的n型杂质和p型杂质在n-型外延层5的成长方向上扩散。由此，形成跨p型半导体衬底4与n-型外延层5的边界的n
+
型埋置层6和p型的下侧分离区域8。此外，作为p型杂质，例如能够举例b(硼)、al(铝)等，作为n型杂质，例如举例p(磷)、as(砷)等。
[0093]
接着，如图6c所示，在n-型外延层5上形成在要形成p型的上侧分离区域9的区域选择地具有开口的离子注入掩模(省略图示)。并且，经由该离子注入掩模将p型杂质注入到n-型外延层5。由此，形成由下侧分离区域8和上侧分离区域9的2层构造构成的p型元件分离区域7。之后，除去离子注入掩模。
[0094]
接着，在n-型外延层5上形成在要形成场绝缘膜11、12的区域有选择地具有开口的硬质掩模51。并且，经由硬质掩模51在n-型外延层5的表面实施热氧化处理形成场绝缘膜11、12。之后，除去硬质掩模51。
[0095]
接着，如图6d所示，在n-型外延层5的表面实施热氧化处理形成栅极绝缘膜18。这时，栅极绝缘膜18以与场绝缘膜11、12相连的方式形成。接着，在n-型外延层5上堆积栅极电极19用的多晶硅，形成多晶硅层52。
[0096]
接着，如图6e所示，在多晶硅层52上形成在要形成栅极电极19的区域有选择地具有开口的抗蚀剂掩模(省略图示)。并且经由该抗蚀剂掩模通过蚀刻除去多晶硅层52的不需要的部分。由此，形成栅极电极19。之后，除去抗蚀剂掩模。
[0097]
接着，为了将栅极绝缘膜18的不需要的部分除去，在n-型外延层5上形成有选择地具有开口的硬质掩模(省略图示)。并且，经由该硬质掩模堆栅极绝缘膜18的不需要的部分实施蚀刻处理。由此，形成规定的栅极绝缘膜18。之后，除去硬质掩模。此外，也可以将有选择地蚀刻该栅极绝缘膜18的工序省略。
[0098]
接着，如图6f所示，在n-型外延层5的表层部形成p型阱区域15。在形成p型阱区域15时，首先，形成在要形成p型阱区域15的区域有选择地具有开口的离子注入掩模(省略图示)。并且，经由该离子注入掩模对n-型外延层5注入p型杂质。之后，例如以900℃～1100℃的温度，p型杂质被热扩散。由此，形成p型阱区域15。之后，除去离子注入掩模。
[0099]
此外，也可以在形成栅极绝缘膜18和栅极电极19前(图6c)的阶段，通过将p型杂质有选择地注入n-型外延层5，形成p型阱区域15。
[0100]
接着，在n-型外延层5的表层部形成n型漏极区域13的同时，在p型阱区域15的内方区域(表层部)形成n型源极区域16。在形成n型漏极区域13和n型源极区域16时，首先，形成在要形成n型漏极区域13的区域和要形成n型源极区域16的区域分别有选择地具有开口的离子注入掩模(省略图示)。并且，隔着该离子注入掩模对n-型外延层5注入n型杂质。由此，形成n型漏极区域13和n型源极区域16。之后，除去离子注入掩模。
[0101]
接着，在n型漏极区域13和n型源极区域16的各内方区域(表层部)分别有选择地形成n
+
型漏极接触区域14和n
+
型源极接触区域17。在形成n
+
型漏极接触区域14和n
+
型源极接触区域17时，首先，形成在要形成n
+
型漏极接触区域14和n
+
型源极接触区域17的区域分别有选择地具有开口的离子注入掩模(省略图示)。并且，经由该离子注入掩模对n型漏极区域13
和n型源极区域16注入n型杂质。由此，形成n
+
型漏极接触区域14和n
+
型源极接触区域17。之后，除去离子注入掩模。
[0102]
接着，如图6g所示，以覆盖栅极电极19的方式堆积绝缘材料形成层间绝缘膜21。接着，以贯通层间绝缘膜21的方式，形成漏极用接触插塞22、源极用接触插塞23和栅极用接触插塞24。漏极用接触插塞22、源极用接触插塞23和栅极用接触插塞24分别与n
+
型漏极接触区域14、n
+
型源极接触区域17和栅极电极19的各自电连接。
[0103]
最后，在层间绝缘膜21上有选择地形成分别电连接于漏极用接触插塞22、源极用接触插塞23和栅极用接触插塞24的漏极配线25、源极配线26和栅极配线(省略图示)。在形成漏极配线25、源极配线26和栅极配线时，例如在层间绝缘膜21上形成配线材料层。并且，通过光刻和蚀刻有选择地除去配线材料层，形成漏极配线25、源极配线26和栅极配线。经过以上的工序，能够制造第一实施方式的半导体器件1。
[0104]
接着，参照图7和图8，关于本发明的第二实施方式的半导体器件1a进行说明。图7是用于说明本发明的第二实施方式的半导体器件的结构的图解性的平面图。图8是沿着图7的viii-viii线的图解性的截面图。在图7中，省略了图8所示的层间绝缘膜21、漏极配线25和源极配线26。但是，在图7中图示了图8所示的耐压改善配线65。
[0105]
在图7中，对于与上述图1的各部对应的部分标注与图1相同的附图标记来表示。在图8中，对于与上述图2的各部对应的部分标注与图2相同的附图标记来表示。
[0106]
在第二实施方式的半导体器件1a中，与上述第一实施方式的半导体器件1相比，耐压改善配线的结构不同。在第一实施方式的半导体器件1中，由漏极配线25的延长部25b构成耐压改善配线。在第二实施方式的半导体器件1a中，与漏极配线25分开地、独立地设置有耐压改善配线。
[0107]
在第二实施方式中，覆盖p型元件分离区域7的表面的场绝缘膜11的内周缘，在俯视时位于与n
+
型漏极接触区域14的外周缘向外方仅离开一定距离的位置。
[0108]
在俯视时，在n型漏极区域13与场绝缘膜11之间的区域，在n-型外延层5上与n型漏极区域13隔开间隔地形成有n型区域61。
[0109]
n型区域61在俯视时，以包围n型漏极区域13的方式沿着场绝缘膜11形成为四边形环状。n型区域61的杂质浓度与n型漏极区域13的杂质浓度大致相等。在n型区域61的表层部，形成有具有比n型区域61高的杂质浓度的耐压改善配线用的n
+
型接触区域62。n
+
型接触区域62的杂质浓度与n
+
型漏极接触区域14的杂质浓度大致相等。
[0110]
在n-型外延层5的表面，在n
+
型接触区域62与n
+
型漏极接触区域14之间的部分，形成有俯视为四边形环状的场绝缘膜63。场绝缘膜63是与上述的场绝缘膜11、12通过相同工序形成的locos膜。
[0111]
在层间绝缘膜21中，不仅漏极用接触插塞22、源极用接触插塞23和栅极用接触插塞24，还埋设有耐压改善配线用的接触插塞64。接触插塞64的下端与n
+
型接触区域62电连接。
[0112]
在层间绝缘膜21上，不仅形成有漏极配线25、源极配线26和栅极配线(省略图示)，还形成有耐压改善配线65。在图7中，耐压改善配线65的区域作为点的阴影区域表示。在第二实施方式中，漏极配线25仅由第一实施方式的漏极配线25的主配线部25a构成。耐压改善配线65经由多个接触插塞64电连接于n
+
型接触区域62。
[0113]
耐压改善配线65在俯视时，以包围场绝缘膜63的方式形成为四边形环状。在该实施方式中，耐压改善配线65的内周缘位于n
+
型接触区域62的内周缘的大致正上。耐压改善配线65的内周缘在俯视时，也可以位于更靠近n
+
型漏极接触区域14的外周缘的位置。耐压改善配线65的外周缘位于比n
+
型接触区域62的外周缘靠外方。在该实施方式中，耐压改善配线65的外周缘在俯视时，位于n
+
型接触区域62的外周缘与其外侧的p型元件分离区域7的内周缘之间的位置。
[0114]
即，耐压改善配线65为元件区域2的周缘部区域，以覆盖n
+
型漏极接触区域14的外周缘与其外侧的p型元件分离区域7的内周缘之间的元件终端区域30的一部分(在该例子中为宽度中间部分)的方式配置。
[0115]
在该实施方式中，设置有覆盖元件终端区域30的至少一部分的耐压改善配线65。由此，能够得到与元件区域2相同电位的耐压改善配线65配置在元件终端区域30上的结构，所以即使其他配线的电位为接地电位的情况下，也能够抑制其他配线的电位的影响。由此，在其他配线的电位为接地电位的情况下，能够抑制在对n-型外延层与p型元件分离区域7之间存在的寄生二极管施加反方向电压时的等电位分布的紊乱。由此，能够抑制dmos晶体管40的耐压的降低或者使耐压提高。
[0116]
接着，参照图9a～图9e关于半导体器件1a的制造工序进行说明。图9a～图9e是用于说明半导体器件1a的制造工序的一例的截面图，是与图8的剖切截面对应的截面图。
[0117]
在该半导体器件1a的制造方法中，与上述的半导体器件1的制造方法同样地，如图6a所示准备p型半导体衬底4。并且，对p型半导体衬底4的表面有选择地注入n型杂质和p型杂质后，例如在1100℃以上的加热环境下，一边添加n型杂质一边在p型半导体衬底4上使硅外延成长。由此，如图6b所示，形成包含p型半导体衬底4和n-型外延层5的基体3。另外，由此，形成跨p型半导体衬底4与n-型外延层5的边界的n
+
型埋置层6和p型的下侧分离区域8。
[0118]
接着，如图9a所示，在n-型外延层5上形成在要形成p型的上侧分离区域9的区域有选择地具有开口的离子注入掩模(省略图示)。并且，隔着该离子注入掩模对n-型外延层5注入p型杂质。由此，形成由下侧分离区域8和上侧分离区域9的2层构造构成的p型元件分离区域7。之后，除去离子注入掩模。
[0119]
接着，在n-型外延层5上形成在要形成场绝缘膜11、12、63的区域有选择地具有开口的硬质掩模71。并且，经由硬质掩模71在-型外延层5的表面实施热氧化处理而形成场绝缘膜11、12、63。之后，除去硬质掩模71。
[0120]
接着，如图9b所示，在n-型外延层5的表面实施热氧化处理而形成栅极绝缘膜18。这时，栅极绝缘膜18以与场绝缘膜11、63、12相连的方式形成。接着，在n-型外延层5上堆积栅极电极19用的多晶硅，形成多晶硅层72。
[0121]
接着，如图9c所示，在多晶硅层72上形成在要形成栅极电极19的区域有选择地具有开口的抗蚀剂掩模(省略图示)。并且，隔着该抗蚀剂掩模通过蚀刻除去多晶硅层72的不需要的部分。由此，形成栅极电极19。之后，除去抗蚀剂掩模。
[0122]
接着，为了除去栅极绝缘膜18的不需要的部分，在n-型外延层5上形成有选择地具有开口的硬质掩模(省略图示)。并且，经由该硬质掩模在栅极绝缘膜18的不需要的部分实施蚀刻处理。由此，形成规定的栅极绝缘膜18。之后，除去硬质掩模。此外，也可以省略将该栅极绝缘膜18有选择地进行蚀刻的工序。
[0123]
接着，如图9d所示，在n-型外延层5的表层部形成p型阱区域15。在形成p型阱区域15时，首先，形成在要形成p型阱区域15的区域有选择地具有开口的离子注入掩模(省略图示)。并且，经由该离子注入掩模对n-型外延层5注入p型杂质。之后，例如在900℃～1100℃的温度下，p型杂质被热扩散。由此，形成p型阱区域15。之后，除去离子注入掩模。
[0124]
此外，也可以在形成栅极绝缘膜18和栅极电极19前(图9a)的阶段，通过将p型杂质有选择地注入到n-型外延层5，形成p型阱区域15。
[0125]
接着，在n-型外延层5的表层部形成n型漏极区域13和n型区域61的同时，在p型阱区域15的内方区域(表层部)形成n型源极区域16。n型漏极区域13、n型区域61和n型源极区域16例如按以下方式形成。
[0126]
即，首先，形成在要形成n型漏极区域13的区域、要形成n型区域61的区域和要形成n型源极区域16的区域分别有选择地具有开口的离子注入掩模(省略图示)。并且，隔着该离子注入掩模对n-型外延层5注入n型杂质。由此，形成n型漏极区域13、n型区域61和n型源极区域16。之后，除去离子注入掩模。
[0127]
接着，在n型漏极区域13、n型区域61和n型源极区域16各自的内方区域(表层部)，分别有选择地形成n
+
型漏极接触区域14、n
+
型接触区域62和n
+
型源极接触区域17。n
+
型漏极接触区域14、n
+
型接触区域62和n
+
型源极接触区域17例如按以下的方式形成。
[0128]
即，首先，形成在要形成n
+
型漏极接触区域14、n
+
型接触区域62和n
+
型源极接触区域17的区域分别有选择地具有开口的离子注入掩模(省略图示)。并且，经由该离子注入掩模对n型漏极区域13、n型区域61和n型源极区域16注入n型杂质。由此，形成n
+
型漏极接触区域14、n
+
型接触区域62和n
+
型源极接触区域17。之后，除去离子注入掩模。
[0129]
接着，如图9e所示，以覆盖栅极电极19的方式堆积绝缘材料而形成层间绝缘膜21。接着，以贯通层间绝缘膜21的方式，形成接触插塞64、漏极用接触插塞22、源极用接触插塞23和栅极用接触插塞24。接触插塞64、漏极用接触插塞22、源极用接触插塞23和栅极用接触插塞24分别电连接于n
+
型接触区域62、n
+
型漏极接触区域14、n
+
型源极接触区域17和栅极电极19的各个。
[0130]
最后，在层间绝缘膜21上有选择地形成与接触插塞64、漏极用接触插塞22、源极用接触插塞23和栅极用接触插塞24分别电连接的耐压改善配线65、漏极配线25、源极配线26和栅极配线(省略图示)。在形成耐压改善配线65、漏极配线25、源极配线26和栅极配线时，例如在层间绝缘膜21上形成配线材料层。然后，通过光刻和蚀刻将配线材料层有选择地除去，由此形成耐压改善配线65、漏极配线25、源极配线26和栅极配线。经过以上的工序，能够制造第二实施方式的半导体器件1a。
[0131]
接着，参照图10和图11，关于本发明的第三实施方式的半导体器件1b进行说明。图10是用于说明本发明的第三实施方式的半导体器件的结构的图解性的平面图。图11是沿着图10的xi-xi线的图解性的截面图。在图10中，省略了图11所示的层间绝缘膜21、漏极配线25和源极配线26。但是，在图10中表示了图11所示的耐压改善配线81。
[0132]
在图10中，对于与上述图1的各部对应的部分标注与图1相同的附图标记来表示。在图11中，对于与上述图2的各部对应的部分标注与图2相同的附图标记来表示。
[0133]
在第三实施方式的半导体器件1b中，与上述第一实施方式的半导体器件1相比，耐压改善配线的结构不同。在第一实施方式的半导体器件1中，由漏极配线25的延长部25b构
成耐压改善配线。在第三实施方式的半导体器件1b中，与漏极配线25分开地、独立地设置有耐压改善配线。但是，在该第三实施方式中，漏极配线25与第一实施方式同样地具有延长部25b，该延长部25b也作为耐压改善配线发挥功能。
[0134]
在第三实施方式中，在场绝缘膜11上形成有耐压改善配线81。在图10中，耐压改善配线81的区域作为点的阴影区域表示。耐压改善配线81在俯视时以包围n
+
型漏极接触区域14的方式沿着p型元件分离区域7形成为四边形环状。在该实施方式中，耐压改善配线81由多晶硅构成。耐压改善配线81由层间绝缘膜21覆盖。
[0135]
耐压改善配线81在俯视时形成在比n
+
型漏极接触区域14靠外方。在该实施方式中，耐压改善配线81的内周缘在俯视时位于从n
+
型漏极接触区域14向外方仅离开一定距离的位置。此外，耐压改善配线81的内周缘也可以位于n
+
型漏极接触区域14的外周缘的正上方。另一方面，耐压改善配线81的外周缘位于比p型元件分离区域7的内周缘靠内侧。
[0136]
即，耐压改善配线81为元件区域2的周缘部区域，以覆盖n
+
型漏极接触区域14的外周缘与其外侧的p型元件分离区域7的内周缘之间的元件终端区域30的一部分(在该例子中为宽度中间部分)的方式配置。
[0137]
漏极配线25由配置在n
+
型漏极接触区域14的正上的主配线部25a、和从主配线部25a的外周缘向外方延伸的延长部25b构成。延长部25b在俯视时具有与耐压改善配线81表面重叠的重叠部。在层间绝缘膜21中，埋置有用于将延长部25b的重叠部与耐压改善配线81电连接的多个接触插塞82。
[0138]
耐压改善配线81经由多个接触插塞82电连接于漏极配线25。因此，耐压改善配线81经由接触插塞82、漏极配线25和漏极用接触插塞22电连接于n-型外延层5。
[0139]
在该实施方式中，设置有覆盖元件终端区域30的至少一部分的耐压改善配线81。由此，能够得到与元件区域2相同电位的耐压改善配线81配置在元件终端区域30上的结构，所以即使其他配线的电位为接地电位的情况下，也能够抑制其他配线的电位的影响。由此，在其他配线的电位为接地电位的情况下，能够抑制对n-型外延层与p型元件分离区域7之间所存在的寄生二极管施加反方向电压时的等电位分布的紊乱。由此，能够抑制dmos晶体管40的耐压的降低或者使耐压提高。
[0140]
接着，参照图12a～图12c，关于半导体器件1b的制造工序进行说明。图12a～图12c是用于说明半导体器件1b的制造工序的一例的截面图，是与图11的剖切截面对应的截面图。
[0141]
上述的图6a～图6d的工序在半导体器件1b的制造方法中也保持原样地适用。通过图6d的工序，多晶硅堆积在n-型外延层5上形成多晶硅层52时，如图12a所示，在多晶硅层52上形成在要形成栅极电极19的区域和要形成耐压改善配线81的区域分别有选择地具有开口的抗蚀剂掩模(省略图示)。然后，经由该抗蚀剂掩模通过蚀刻除去多晶硅层52的不需要的部分。由此，同时形成栅极电极19和耐压改善配线81。之后，除去抗蚀剂掩模。
[0142]
接着，为了除去栅极绝缘膜18的不需要的部分，在n-型外延层5上形成有选择地具有开口的硬质掩模(省略图示)。并且，经由该硬质掩模对栅极绝缘膜18的不需要的部分实施蚀刻处理。由此，形成规定的栅极绝缘膜18。之后，除去硬质掩模。此外，也可以省略将该栅极绝缘膜18有选择地蚀刻的工序。
[0143]
接着，如图12b所示，在n-型外延层5的表层部形成p型阱区域15。在形成p型阱区域
15时，首先，形成在要形成p型阱区域15的区域有选择地具有开口的离子注入掩模(省略图示)。然后，隔着该离子注入掩模对n-型外延层5注入p型杂质。之后，例如在900℃～1100℃的温度下，p型杂质被热扩散。由此，形成p型阱区域15。之后，除去离子注入掩模。
[0144]
此外，也可以在形成栅极绝缘膜18和栅极电极19前(图6c)的阶段，通过将p型杂质有选择地注入n-型外延层5，形成p型阱区域15。
[0145]
接着，在n-型外延层5的表层部形成n型漏极区域13的同时，在p型阱区域15的内方区域(表层部)形成n型源极区域16。在形成n型漏极区域13和n型源极区域16时，首先，形成在要形成n型漏极区域13的区域和要形成n型源极区域16的区域分别有选择地具有开口的离子注入掩模(省略图示)。然后，隔着该离子注入掩模对n-型外延层5注入n型杂质。由此，形成n型漏极区域13和n型源极区域16。之后，除去离子注入掩模。
[0146]
接着，在n型漏极区域13和n型源极区域16的各内方区域(表层部)分别有选择地形成n
+
型漏极接触区域14和n
+
型源极接触区域17。在形成n
+
型漏极接触区域14和n
+
型源极接触区域17时，首先，形成在要形成n
+
型漏极接触区域14和n
+
型源极接触区域17的区域分别有选择地具有开口的离子注入掩模(省略图示)。并且，经由该离子注入掩模对n型漏极区域13和n型源极区域16注入n型杂质。由此，形成n
+
型漏极接触区域14和n
+
型源极接触区域17。之后，除去离子注入掩模。
[0147]
接着，如图12c所示，以覆盖栅极电极19和耐压改善配线81的方式堆积绝缘材料而形成层间绝缘膜21。接着，以贯通层间绝缘膜21的方式形成漏极用接触插塞22、源极用接触插塞23、栅极用接触插塞24和接触插塞82。漏极用接触插塞22、源极用接触插塞23、栅极用接触插塞24和接触插塞82分别电连接于n
+
型漏极接触区域14、n
+
型源极接触区域17、栅极电极19和耐压改善配线81的各自。
[0148]
最后，在层间绝缘膜21上有选择地形成漏极配线25、源极配线26和栅极配线(省略图示)。漏极配线25电连接于漏极用接触插塞22和耐压改善配线用接触插塞82。源极配线26和栅极配线分别电连接于源极用接触插塞23和栅极用接触插塞24。经由以上的工序，能够制造第三实施方式的半导体器件1b。
[0149]
关于本发明的实施方式进行了详细说明，但这些只是为了使本发明的技术内容能够明白而使用的具体例子，本发明不限于这些具体例来解释，本发明的范围仅由附加的技术方案的范围限定。
[0150]
本技术对应于2020年3月13日向日本国特许厅提出的日本特愿2020-44368号，该申请的全部公开内容在此作为引用编入。
[0151]
附图标记的说明
[0152]
1、1a、1b半导体器件
[0153]
2元件区域
[0154]
3基体
[0155]
4p型半导体衬底
[0156]
5n-型外延层
[0157]
6n
+
型埋置层
[0158]
7p型元件分离区域
[0159]
8下侧分离区域
[0160]
9上侧分离区域
[0161]
11场绝缘膜
[0162]
12场绝缘膜
[0163]
13n型漏极区域
[0164]
14n
+
型漏极接触区域
[0165]
15p型阱区域
[0166]
16n型源极区域
[0167]
17n
+
型源极接触区域
[0168]
18栅极绝缘膜
[0169]
19栅极电极
[0170]
20沟道区域
[0171]
21层间绝缘膜
[0172]
22漏极用接触插塞
[0173]
23源极用接触插塞
[0174]
24栅极用接触插塞
[0175]
25漏极配线
[0176]
25a主配线部
[0177]
25b延长部(耐压改善配线)
[0178]
26源极配线
[0179]
30元件终端区域
[0180]
40dmos晶体管
[0181]
51、71硬质掩模
[0182]
52、72多晶硅层
[0183]
61n型区域
[0184]
62n
+
型接触区域
[0185]
63场绝缘膜
[0186]
64、82接触插塞
[0187]
65、81耐压改善配线。
技术特征：1.一种半导体器件，其特征在于，包括：基体，其包括p型衬底和形成在所述p型衬底上的n型半导体层，并且包含元件区域，该元件区域具有将所述n型半导体层作为漏极的晶体管；以界定所述元件区域的方式形成在所述基体的表层部的p型元件分离区域；和配置在所述元件区域的周缘部上且与所述n型半导体层电连接的导电配线，所述晶体管在所述元件区域的周缘部中包含形成在所述n型半导体层的表层部的n型漏极接触区域，所述导电配线以覆盖所述n型漏极接触区域与所述p型元件分离区域之间的元件终端区域的至少一部分的方式配置。2.如权利要求1所述的半导体器件，其特征在于：包括与所述n型漏极接触区域电连接的漏极配线，所述漏极配线在俯视时具有延伸到所述元件终端区域内的延长部，所述导电配线由所述延长部构成。3.如权利要求2所述的半导体器件，其特征在于：所述n型漏极接触区域和所述漏极配线分别在俯视时形成为环状，所述延长部在俯视时，以包围所述n型漏极接触区域的方式遍及所述漏极配线的全长地形成。4.如权利要求1所述的半导体器件，其特征在于：在所述元件终端区域中，在所述n型半导体层的表层部形成有所述导电配线用的n型接触区域，所述导电配线经由导电部件与所述n型接触区域电连接。5.如权利要求4所述的半导体器件，其特征在于：所述n型漏极接触区域在俯视时形成为环状，所述n型接触区域和所述导电配线分别在俯视时以包围所述n型漏极接触区域的方式形成为环状。6.如权利要求1所述的半导体器件，其特征在于：包括与所述n型漏极接触区域电连接的漏极配线，所述导电配线经由导电部件与所述漏极配线电连接。7.如权利要求6所述的半导体器件，其特征在于：所述导电配线在所述元件终端区域内隔着绝缘层形成在所述n型半导体层上，所述漏极配线在俯视时具有与所述导电配线的一部分重叠的重叠部，所述重叠部的下表面与所述导电配线的上表面通过所述导电部件电连接。8.如权利要求7所述的半导体器件，其特征在于：所述n型漏极接触区域和所述漏极配线在俯视时形成为环状，所述导电配线在俯视时以包围所述n型漏极接触区域的方式形成为环状，所述漏极配线在其外周缘部具有所述重叠部，所述重叠部的下表面与所述导电配线的上表面的内周缘部通过所述导电部件电连接。9.如权利要求6～8中任一项所述的半导体器件，其特征在于：所述导电配线由多晶硅构成。
10.如权利要求1～9中任一项所述的半导体器件，其特征在于：在所述元件区域的俯视时的中央部，以跨所述p型衬底与所述n型半导体层的边界的方式形成有n型埋置层。11.如权利要求1～10中任一项所述的半导体器件，其特征在于：所述p型元件分离阱在俯视时形成为包围所述元件区域的环状，所述n型漏极接触区域在俯视时沿着所述p型元件分离阱形成为环状。12.如权利要求1～11中任一项所述的半导体器件，其特征在于：所述晶体管包括：形成在所述n型半导体层的表层部的p型阱区域；形成在所述p型阱区域的表层部的n型源极区域；形成在所述n型源极区域的表层部且n型杂质浓度比所述n型区域高的n型源极接触区域；和在所述n型半导体层的表层部，以包围所述p型阱区域的方式形成为环状的n型漏极区域，所述n型漏极接触区域在所述n型漏极区域的表层部以包围所述p型阱区域的方式形成，且n型杂质浓度比所述n型漏极区域高。13.如权利要求12所述的半导体器件，其特征在于：所述晶体管还包括：以覆盖所述源极接触区域和所述漏极接触区域之间的沟道区域的方式形成的栅极绝缘膜；和形成在所述栅极绝缘膜上，且隔着所述栅极绝缘膜与所述沟道区域相对的栅极电极。14.如权利要求12或13所述的半导体器件，其特征在于：包括与所述n型源极接触区域电连接的源极配线。
技术总结半导体器件(1)包括：基体(3)，其包括p型衬底(4)和形成在p型衬底(4)上的n型半导体层(5)，并且包含具有将n型半导体层作为漏极的晶体管(40)的元件区域(2)；以界定元件区域的方式形成在基体的表层部的p型元件分离区域(7)；和配置在元件区域的周缘部上且与n型半导体层电连接的导电配线(25B)。晶体管在元件区域的周缘部中包括形成在n型半导体层的表层部的n
技术研发人员：石田刚志
受保护的技术使用者：罗姆股份有限公司
技术研发日：2021.03.03
技术公布日：2022/11/1
