一种低导通电阻双沟槽栅soi-ldmos版图结构及其形成方法
技术领域
1.本发明半导体器件技术领域，特别是涉及一种低导通电阻双沟槽栅soi-ldmos版图结构及其形成方法。
背景技术：2.soi(silicon on insulator)指绝缘体上硅技术。soi工艺技术是一种全介质隔离技术，mos等器件做在顶层硅膜上，顶层硅膜和衬底之间有一层氧化层作为隔离。该技术彻底消除了传统体硅工艺的闩锁效应，寄生电容小，具有高速、低功耗、高集成度以及高可靠性等优点。ldmos(lateral double diffused metal oxide semiconductor field effect transistor，横向双扩散金属氧化物场效应晶体管)增益高，线性范围宽，互调失真小，被广泛应用在无线通信、医疗电子等各个领域中。在soi工艺基础上所制的ldmos作为高压大功率器件便综合了以上优点，具有明显的优势。
3.但是目前常规的功率ldmos采用平面型栅极分布，单一的沟道，使电流密度无法有效提升。而常规的大功率ldmos是采用条形或者圆形的阵列分布，无法有效利用芯片面积。如果可以保证功率性能的同时，将占据芯片大面积的功率ldmos进行缩小，则可以显著提升bcd工艺平台的竞争力。
4.因此，提供一种新的低导通电阻双沟槽栅soi-ldmos版图结构及其形成方法是本领域技术人员需要解决的课题。
技术实现要素：5.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种低导通电阻双沟槽栅soi-ldmos版图结构及其形成方法，用于解决现有技术中大功率ldmos占用芯片面积大等问题。
6.为实现上述目的及其他相关目的，本发明提供一种低导通电阻双沟槽栅soi-ldmos版图结构，所述结构至少包括soi衬底和形成于所述soi衬底的顶层硅中的多个阵列排列的六边形ldmos单元，所述六边形ldmos单元包括：
7.有源区，呈六边形；
8.第一沟槽氧化层，呈六边环形，形成于所述有源区中；
9.阱区，呈六边环形，形成于所述第一沟槽氧化层的外围，且所述阱区低于所述有源区表面；
10.第二沟槽氧化层，呈六边环形，形成于所述第一沟槽氧化层的外围且贯穿所述阱区；
11.第一栅极层，呈六边环形，形成于所述第一沟槽氧化层中；
12.第二栅极层，呈六边环形，形成于所述第二沟槽氧化层中；
13.漏掺杂区，呈六边形，形成于所述第一沟槽氧化层的环形包围区域；
14.源掺杂区，呈六边环形，形成于所述阱区上方；
15.体掺杂区，呈六边环形，形成于所述阱区上方的源掺杂区之中。
16.优选地，所述第一栅极层靠近所述第一沟槽氧化层的外边缘。
17.优选地，所述第二沟槽氧化层的深度大于所述第一沟槽氧化层的深度。
18.优选地，所述有源区、所述第一沟槽氧化层、所述阱区、所述第二沟槽氧化层、所述第一栅极层、所述第二栅极层、所述漏掺杂区、所述源掺杂区以及所述体掺杂区为同心结构，具有共同的对称轴。
19.本发明还提供一种低导通电阻双沟槽栅soi-ldmos版图结构的形成方法，所述形成方法至少包括：首先提供soi衬底；然后在所述soi衬底的顶层硅中形成多个阵列排列的六边形ldmos单元，其中，形成六边形ldmos单元的方法包括：
20.于所述soi衬底的顶层硅中形成六边形有源区；
21.于所述有源区中形成第一沟槽氧化层，所述第一沟槽氧化层呈六边环形；
22.于所述第一沟槽氧化层的外围形成阱区，所述阱区呈六边环形且低于所述有源区表面；
23.于所述第一沟槽氧化层的外围形成第二沟槽氧化层，所述第二沟槽氧化层呈六边环形且贯穿所述阱区；
24.于所述第一沟槽氧化层中形成第一栅极层，所述第一栅极层呈六边环形；
25.于所述第二沟槽氧化层中形成第二栅极层，所述第二栅极层呈六边环形；
26.于所述第一沟槽氧化层的环形包围区域形成六边形漏掺杂区；
27.于所述阱区上方形成源掺杂区，所述源掺杂区层呈六边环形；
28.于所述阱区上方的源掺杂区之中形成体掺杂区，所述体掺杂区呈六边环形。
29.优选地，采用刻蚀和沉积工艺于所述第一沟槽氧化层中形成第一栅极层，所述第一栅极层靠近所述第一沟槽氧化层的外边缘。
30.优选地，采用刻蚀和沉积工艺于所述第二沟槽氧化层中形成第二栅极层，所述第二沟槽氧化层的深度大于所述第一沟槽氧化层的深度。
31.优选地，所述有源区、所述第一沟槽氧化层、所述阱区、所述第二沟槽氧化层、所述第一栅极层、所述第二栅极层、所述漏掺杂区、所述源掺杂区以及所述体掺杂区为同心结构，具有共同的对称轴。
32.如上所述，本发明的一种低导通电阻双沟槽栅soi-ldmos版图结构及其形成方法，具有以下有益效果：本发明通过六边形单元的拼接形成ldmos功率模块，由于形成了两个沟槽栅，所以，模块中有两条纵向的导电沟道，可以使得电流导通电阻减小，器件电流密度增加，器件性能明显提升；本发明由于形成了六边环形沟槽栅，因此，电流通道也是6个方向的，比传统的条形栅器件电流处理能力提升一倍；本发明中ldmos单元呈六边形阵列分布，这样，可以使芯片面积利用达到最优，无面积浪费，明显优于传统的圆型阵列分布。
附图说明
33.图1～图10为本发明低导通电阻双沟槽栅soi-ldmos版图结构的形成方法的各个步骤呈现的结构示意图，其中，图9和图10为本发明低导通电阻双沟槽栅soi-ldmos版图结构；
34.图11为本发明版图结构的金属引线图；
35.图12为低导通电阻双沟槽栅soi-ldmos版图结构的整体俯视图。
36.元件标号说明
37.10
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soi衬底
38.101
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底层硅
39.102
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埋氧层
40.103
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顶层硅
41.20
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ldmos单元
42.201
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有源区
43.202
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第一沟槽氧化层
44.203
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阱区
45.204
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第二沟槽氧化层
46.205
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第一栅极层
47.206
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第二栅极层
48.207
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漏掺杂区
49.208
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源掺杂区
50.209
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体掺杂区
具体实施方式
51.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
52.请参阅附图。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
53.本实施例提供一种低导通电阻双沟槽栅soi-ldmos版图结构的形成方法，如图1～图10所示，所述形成方法至少包括：首先提供soi衬底10；然后在所述soi衬底10的顶层硅中形成多个阵列排列的六边形ldmos单元20，其中，形成六边形ldmos单元20的方法包括以下步骤：
54.首先，请参照图1和图2，于所述soi衬底10的顶层硅103中形成六边形有源区(active area)201。
55.所述soi衬底1包括底层硅101、中间埋氧层(box)102和顶层硅103。所述六边形ldmos单元20形成于所述顶层硅103中。
56.其中，图1为俯视图，图2为沿图1中aa'方向剖面图，附图中所有的剖面图均为aa'方向的剖面图，以下不再说明。本步骤中，在顶层硅103中定义有源区201的位置。
57.然后，请参照图3和图4，于所述有源区201中形成第一沟槽氧化层202，所述第一沟槽氧化层202呈六边环形。
58.可以采用先刻蚀再沉积的步骤形成所述第一沟槽氧化层202，刻蚀可以包括干法
刻蚀或者湿法刻蚀中的一种或两种的组合，沉积步骤可以是热氧化方法或者化学气相沉积工艺等，在此不限。
59.其中，图3为俯视图，图4为剖面图。
60.然后，还请参照图4，于所述第一沟槽氧化层202的外围形成阱区203，所述阱区203呈六边环形且低于所述有源区201表面。
61.所述阱区203根据具体器件类型进行离子注入掺杂，本实施例中，所述阱区203为p型阱区(pw)。
62.接着，请参照图5和图6，于所述第一沟槽氧化层202的外围形成第二沟槽氧化层204，所述第二沟槽氧化层204呈六边环形且贯穿所述阱区203。
63.作为示例，所述第二沟槽氧化层204的深度大于所述第一沟槽氧化层202的深度。
64.其中，图5为俯视图，图6为剖面图。
65.接着，请参照图7和图8，于所述第一沟槽氧化层202中形成第一栅极层205，所述第一栅极层205呈六边环形。于所述第二沟槽氧化层204中形成第二栅极层206，所述第二栅极层206呈六边环形。
66.优选地，采用刻蚀和沉积工艺于所述第一沟槽氧化层202中形成第一栅极层205，所述第一栅极层205靠近所述第一沟槽氧化层202的外边缘。
67.优选地，采用刻蚀和沉积工艺于所述第二沟槽氧化层204中形成第二栅极层206，所述第二栅极层206的深度大于所述第一栅极层205的深度。
68.其中，图7为俯视图，图8为剖面图。
69.需要说明的是，由于第二栅极层206的宽度与所述第二沟槽氧化层204的宽度几乎接近，因此，为图示方便，图7的俯视图中没有展示出所述第二沟槽氧化层204。
70.接着，请参照图9和图10，于所述第一沟槽氧化层202的环形包围区域形成六边形漏掺杂区207。于所述阱区203上方形成源掺杂区208，所述源掺杂区208层呈六边环形。于所述阱区203上方的源掺杂区208之中形成体掺杂区209，所述体掺杂区209呈六边环形。
71.其中，图9为俯视图，图10为剖面图。
72.作为示例，所述六边形漏掺杂区207根据需要通过离子注入形成为n+掺杂区，所述源掺杂区208通过离子注入也为n+掺杂区，所述体掺杂区209通过离子注入形成为p+掺杂区。
73.另外，还需要制作金属引线层将器件的电性引出，具体地，如图11所示，由所述漏掺杂区(n+)207通过金属引线引出(d)，所述源掺杂区(n+)208通过金属引线引出(s)，所述体掺杂区(p+)209通过金属引线引出(b)，所述第一栅极层205和第二栅极层206通过金属引线并联引出(g)。
74.最后，如图12所示俯视图，将六边形的ldmos单元20进行组合拼接成阵列(array)，形成ldmos功率模块。
75.该模块中，形成有第一栅极层205和第二栅极层206两个沟槽栅极，具有两条纵向的导电沟道，可以使得电流导通电阻减小，器件电流密度增加，器件性能明显提升。并且，六边形的环形沟槽栅，具有6个方向的电流通道，电流处理能力增强。另外，六边形的ldmos单元20可以充分利用芯片面积，减少面积浪费。
76.作为示例，所述有源区201、所述第一沟槽氧化层202、所述阱区203、所述第二沟槽
氧化层204、所述第一栅极层205、所述第二栅极层206、所述漏掺杂区207、所述源掺杂区208以及所述体掺杂区209为同心结构，具有共同的对称轴。
77.如图9～图12所示，本实施例还提供一种低导通电阻双沟槽栅soi-ldmos版图结构，该结构包括但不限于利用以上方法形成，所述结构至少包括soi衬底10和形成于所述soi衬底10的顶层硅中的多个阵列排列的六边形ldmos单元20，所述六边形ldmos单元20包括：有源区201、第一沟槽氧化层202、阱区203、第二沟槽氧化层204、第一栅极层205、第二栅极层206、漏掺杂区207、源掺杂区208以及体掺杂区209。
78.有源区201，呈六边形；
79.第一沟槽氧化层202，呈六边环形，形成于所述有源区201中；
80.阱区203，呈六边环形，形成于所述第一沟槽氧化层202的外围，且所述阱区203低于所述有源区201表面；
81.第二沟槽氧化层204，呈六边环形，形成于所述第一沟槽氧化层202的外围且贯穿所述阱区203；
82.第一栅极层205，呈六边环形，形成于所述第一沟槽氧化层202中；
83.第二栅极层206，呈六边环形，形成于所述第二沟槽氧化层204中；
84.漏掺杂区207，呈六边形，形成于所述第一沟槽氧化层202的环形包围区域；
85.源掺杂区208，呈六边环形，形成于所述阱区203上方；
86.体掺杂区209，呈六边环形，形成于所述阱区203上方的源掺杂区208之中。
87.作为示例，所述第一栅极层靠205近所述第一沟槽氧化层202的外边缘。
88.作为示例，所述第二沟槽氧化层204的深度大于所述第一沟槽氧化层202的深度。
89.作为示例，所述有源区201、所述第一沟槽氧化层202、所述阱区203、所述第二沟槽氧化层204、所述第一栅极层205、所述第二栅极层206、所述漏掺杂区207、所述源掺杂区208以及所述体掺杂区209为同心结构，具有共同的对称轴。
90.该版图结构的其他特征和有益效果在形成方法的实施例中已阐述，在此不再赘述。
91.综上所述，本发明提供一种低导通电阻双沟槽栅soi-ldmos版图结构及其形成方法，所述结构至少包括soi衬底10和形成于所述soi衬底10的顶层硅中的多个阵列排列的六边形ldmos单元20。本发明通过六边形单元的拼接形成ldmos功率模块，由于形成了两个沟槽栅，所以，模块中有两条纵向的导电沟道，可以使得电流导通电阻减小，器件电流密度增加，器件性能明显提升；六边环形沟槽栅使得电流通道也是6个方向的，比传统的条形栅器件电流处理能力提升一倍；六边形陈列分布的ldmos单元可以使芯片面积利用达到最优，无面积浪费，明显优于传统的圆型阵列分布。
92.所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
93.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
技术特征：1.一种低导通电阻双沟槽栅soi-ldmos版图结构，其特征在于，所述结构至少包括soi衬底和形成于所述soi衬底的顶层硅中的多个阵列排列的六边形ldmos单元，所述六边形ldmos单元包括：有源区，呈六边形；第一沟槽氧化层，呈六边环形，形成于所述有源区中；阱区，呈六边环形，形成于所述第一沟槽氧化层的外围，且所述阱区低于所述有源区表面；第二沟槽氧化层，呈六边环形，形成于所述第一沟槽氧化层的外围且贯穿所述阱区；第一栅极层，呈六边环形，形成于所述第一沟槽氧化层中；第二栅极层，呈六边环形，形成于所述第二沟槽氧化层中；漏掺杂区，呈六边形，形成于所述第一沟槽氧化层的环形包围区域；源掺杂区，呈六边环形，形成于所述阱区上方；体掺杂区，呈六边环形，形成于所述阱区上方的源掺杂区之中。2.根据权利要求1所述的低导通电阻双沟槽栅soi-ldmos版图结构，其特征在于：所述第一栅极层靠近所述第一沟槽氧化层的外边缘。3.根据权利要求1所述的低导通电阻双沟槽栅soi-ldmos版图结构，其特征在于：所述第二沟槽氧化层的深度大于所述第一沟槽氧化层的深度。4.根据权利要求1所述的低导通电阻双沟槽栅soi-ldmos版图版图结构，其特征在于：所述有源区、所述第一沟槽氧化层、所述阱区、所述第二沟槽氧化层、所述第一栅极层、所述第二栅极层、所述漏掺杂区、所述源掺杂区以及所述体掺杂区为同心结构，具有共同的对称轴。5.一种低导通电阻双沟槽栅soi-ldmos版图结构的形成方法，其特征在于，所述形成方法至少包括：首先提供soi衬底；然后在所述soi衬底的顶层硅中形成多个阵列排列的六边形ldmos单元，其中，形成六边形ldmos单元的方法包括：于所述soi衬底的顶层硅中形成六边形有源区；于所述有源区中形成第一沟槽氧化层，所述第一沟槽氧化层呈六边环形；于所述第一沟槽氧化层的外围形成阱区，所述阱区呈六边环形且低于所述有源区表面；于所述第一沟槽氧化层的外围形成第二沟槽氧化层，所述第二沟槽氧化层呈六边环形且贯穿所述阱区；于所述第一沟槽氧化层中形成第一栅极层，所述第一栅极层呈六边环形；于所述第二沟槽氧化层中形成第二栅极层，所述第二栅极层呈六边环形；于所述第一沟槽氧化层的环形包围区域形成六边形漏掺杂区；于所述阱区上方形成源掺杂区，所述源掺杂区层呈六边环形；于所述阱区上方的源掺杂区之中形成体掺杂区，所述体掺杂区呈六边环形。6.根据权利要求5所述的低导通电阻双沟槽栅soi-ldmos版图结构的形成方法，其特征在于：采用刻蚀和沉积工艺于所述第一沟槽氧化层中形成第一栅极层，所述第一栅极层靠近所述第一沟槽氧化层的外边缘。7.根据权利要求5所述的低导通电阻双沟槽栅soi-ldmos版图结构的形成方法，其特征
在于：采用刻蚀和沉积工艺于所述第二沟槽氧化层中形成第二栅极层，所述第二沟槽氧化层的深度大于所述第一沟槽氧化层的深度。8.根据权利要求5所述的低导通电阻双沟槽栅soi-ldmos版图结构的形成方法，其特征在于：所述有源区、所述第一沟槽氧化层、所述阱区、所述第二沟槽氧化层、所述第一栅极层、所述第二栅极层、所述漏掺杂区、所述源掺杂区以及所述体掺杂区为同心结构，具有共同的对称轴。
技术总结本发明提供一种低导通电阻双沟槽栅SOI-LDMOS版图结构及其形成方法，所述结构至少包括SOI衬底和形成于所述SOI衬底的顶层硅中的多个阵列排列的六边形LDMOS单元。本发明通过六边形单元的拼接形成LDMOS功率模块，由于形成了两个沟槽栅，所以，模块中有两条纵向的导电沟道，可以使得电流导通电阻减小，器件电流密度增加，器件性能明显提升；六边环形沟槽栅使得电流通道也是6个方向的，比传统的条形栅器件电流处理能力提升一倍；六边形陈列分布的LDMOS单元可以使芯片面积利用达到最优，无面积浪费，明显优于传统的圆型阵列分布。明显优于传统的圆型阵列分布。明显优于传统的圆型阵列分布。
技术研发人员：陈天 阚博 肖莉 王黎 陈华伦
受保护的技术使用者：华虹半导体（无锡）有限公司
技术研发日：2022.07.26
技术公布日：2022/11/1
