1.本公开涉及半导体技术领域，具体的，涉及半导体器件、触发器电路和制造集成电路的方法。
背景技术：2.为了将更多的栅极集成到半导体器件中，具有小面积的电路是期望的。当电路面积减小时，电路的操作速度可能会受到不利影响。当在半导体器件中设计和应用具有小面积的电路时，还可能需要避免或至少减轻速度衰退。
技术实现要素：3.根据本发明的实施例的一个方面，提供了一种半导体器件，包括：第一导电区域，具有第一宽度并沿着第一方向延伸；第二导电区域，具有第二宽度并沿着第一方向延伸，第一宽度大于第二宽度；第一有源区域，具有第三宽度并沿着第一方向延伸；第二有源区域，具有第四宽度并沿着第一方向延伸，第三宽度小于第四宽度；以及第三导电区域，沿着第二方向延伸并电连接到第一导电区域，第二方向与第一方向不同，其中，第一有源区域和第二有源区域是相邻的有源区域。
4.根据本发明的实施例的另一个方面，提供了一种触发器电路，包括：第一导电区域，具有第一宽度并沿着第一方向延伸；第二导电区域，具有第二宽度并沿着第一方向延伸，第一宽度大于第二宽度；有源区域，具有第三宽度和第四宽度并沿着第一方向延伸，第三宽度小于第四宽度；以及第三导电区域，沿着第二方向延伸并电连接到第一导电区域，第二方向与第一方向不同。
5.根据本发明的实施例的又一个方面，提供了一种制造集成电路的方法，方法包括：在第一层中形成第一有源区域，第一有源区域具有第一宽度并沿着第一方向延伸；在第一层中形成第二有源区域，第二有源区域具有第二宽度并沿着第一方向延伸，第一宽度小于第二宽度；其中，第一有源区域和第二有源区域是相邻的有源区域；在第二层中形成隔离区域，第二层位于第一层上方；在第二层中形成第一导电区域，第一导电区域沿着第二方向延伸，第二方向与第一方向不同；制造耦接到第一导电区域并且位于第二层上方的通孔，通孔具有第三宽度；形成位于第三层中并耦接到通孔的第二导电区域，第三层位于第二层上方，通孔耦接在第二层中的第一导电区域与第三层中的第二导电区域之间，第二导电区域具有第四宽度并沿着第一方向延伸，第三宽度等于或小于第四宽度；和在第三层中形成第三导电区域，第三导电区域具有第五宽度并沿着第一方向延伸，第四宽度大于第五宽度。
附图说明
6.当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
7.图1a示出了根据一些实施例的示例性三金属路由触发器电路的示意图。
8.图1b示出了根据一些实施例的图1a所示的示例性三金属路由触发器电路的平面图。
9.图1c示出了根据一些实施例的图1a所示的示例性三金属路由触发器电路的布局。
10.图2a示出了根据一些实施例的图1a所示的示例性三金属路由触发器电路的部分的电路。
11.图2b示出了根据一些实施例的图2a所示的示例性三金属路由触发器电路的部分的布局。
12.图2c示出了根据一些实施例的图2b所示布局的截面图。
13.图2d示出了根据一些实施例的图1c所示的示例性三金属路由触发器电路的部分的布局。
14.图2e示出了根据一些实施例的图2a所示的示例性三金属路由触发器电路的部分的电路。
15.图2f示出了根据一些实施例的图2a所示的示例性三金属路由触发器电路的部分的布局。
16.图3示出了根据一些实施例的包括小有源区域(ar)的示例性电路单元的部分的布局。
17.图4a示出了根据一些实施例的包括ar-jog结构的示例性双高度电路单元的布局。
18.图4b示出了根据一些实施例的包括ar-jog结构的另一示例性双高度电路单元的布局。
19.图4c示出了根据一些实施例的包括ar-jog结构的示例性单高度电路单元的布局。
20.图5a示出了根据一些实施例的包括两个ar-jog结构的示例性双高度电路单元的布局。
21.图5b示出了根据一些实施例的包括两个ar-jog结构的另一示例性双高度电路单元的布局。
22.图5c示出了根据一些实施例的包括两个ar-jog结构的另一示例性双高度电路单元的布局。
23.图6a是根据一些实施例的由计算机执行的确定储存在存储器中的电路单元中的有源区域的宽度的示例性方法的流程图。
24.图6b示出了根据一些实施例的与图6a所示的示例性方法相对应的布局的示例性几何形状。
25.图7a示出了根据一些实施例的示例性电路单元的后段制程(beol)的示例性几何结构。
26.图7b示出了根据一些实施例的示例性电路单元的中段制程(meol)的示例性几何形状。
27.图7c示出了根据一些实施例的示例性电路单元的前段制程(feol)的示例性几何结构。
28.图8是根据一些实施例的制造集成电路的示例性方法的流程图。
具体实施方式
29.以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
30.此外，为了便于描述，本文中可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
31.根据本公开的一些实施例，可以减小集成电路的电路面积以集成更多的栅极。在一些实施例中，示例性半导体器件包括第一导电区域、第二导电区域和第三导电区域以及第一有源区域(ar)和第二有源区域。第一有源区域和第二有源区域是相邻的有源区域。第一导电区域具有第一宽度并沿着第一方向延伸。第二导电区域具有第二宽度并沿着第一方向延伸。第一宽度大于第二宽度。第一有源区域具有第三宽度并沿着第一方向延伸。第二有源区域具有第四宽度并沿着第一方向延伸。第三宽度小于第四宽度。第三导电区域沿着第二方向延伸并电连接至第一导电区域。第二方向不同于第一方向。较小宽度的第一有源区域有助于减小半导体器件的电路面积。
32.根据一些实施例，示例性半导体器件包括三金属路由触发器电路。例如，触发器电路包括具有第一宽度并沿着第一方向延伸的第一导电区域。触发器电路还包括具有第二宽度并沿着第一方向延伸的第二导电区域。第一宽度大于第二宽度。触发器电路还包括具有第三宽度和第四宽度并沿着第一方向延伸的有源区域。第三宽度小于第四宽度。此外，触发器电路包括沿着第二方向延伸并电连接至第一导电区域的第三导电区域。第二方向与第一方向不同。第三宽度(即，较小宽度)的有源区域也有助于减小触发器电路的电路面积。
33.图1a示出了根据一些实施例的示例性三金属路由(routing)触发器电路100a的示意图。如图1a所示，触发器电路100a包括mux-in(mux-输入)电路110(块-1)、主开关电路120(块-2)、从开关电路130(块-3)、q-out(q-输入)电路140(块-4)、第一时钟反相器(cp-inv)电路150(块-5)、第二时钟反相器(cp-inv)电路160(块-6)和感测使能反相器(se-inv)电路170(块-7)。mux-in电路110(块-1)、主开关电路120(块-2)、从开关电路130(块-3)和q-out电路140(块-4)串联耦接为具有扫描输入的触发器电路。
34.mux-in电路110(块-1)被配置为选择扫描输入(si)信号或数据(d)输入信号。主开关电路120(块-2)被配置为当时钟相位(cp)信号从0变为1时锁存数据，并且当cp信号从1变为0时传递数据。从开关电路130(块-3)被配置为当cp信号从0变为1时传递数据，并且当cp信号从1变为0时锁存数据。q-out电路140(块-4)被配置为输出输出信号(q)。第一cp-inv电路150(块-5)和第二cp-inv电路160(块-6)串联耦接以接收输入时钟相位(cp)信号并且将时钟相位信号clkb和clkbb输出到主开关电路120(块-2)和从开关电路130(块-3)。se-inv
电路170(块-7)接收选择使能(se)信号并且将反相选择使能(seb)信号输出到mux-in电路110(块-1)。
35.图1b示出了根据一些实施例的图1a所示的示例性三金属路由触发器电路100a的平面图100b。如图1b所示，mux-in电路110(块-1)、主开关电路120(块-2)、从开关电路130(块-3)和q-out电路140(块-4)被放置在一起作为数据路径。第一cp-inv电路150(块-5)和第二cp-inv电路160(块-6)与主开关电路120(块-2)和从开关电路130(块-3)放置在一起以提供时钟相位信号，clkb和clkbb。se-inv电路170(块-7)与mux-in电路110(块-1)放置在一起。
36.图1c示出了根据一些实施例的图1a所示的示例性三金属路由触发器电路100a的布局100c。布局100c对应于三金属路由触发器电路100a(图1a)的平面图100b(图1b)。布局100c的左上部分对应于mux-in电路110(块-1)的扫描输入(si)电路。布局100c的左下部分对应于mux-in电路110(块-1)的数据(d)输入电路。布局100c具有2-单元高度并且包括在m0层中的每个单元高度内沿着y轴方向的三个金属0(m0)区域(即，导电区域)的间距。如图1c的左侧所示，沿着y轴方向的标签包括电源轨(vss)、标准m0、第一宽m0、标准m0、电源轨(vdd)、标准m0、第二宽m0、标准m0和电源轨(vss)。这些标签指示布局100c中它们的对应区域沿着y轴方向的位置。标准m0标签表示该位置的m0区域具有根据布局100c的半导体工艺所需的宽度。第一宽或第二宽m0标签表示该位置处的m0区域具有比根据布局100c的半导体工艺所需的宽度更宽的宽度。即，对应于第一或第二宽m0位置的m0区域具有比对应于标准m0位置的m0区域的宽度更宽的宽度。
37.如图1c所示，布局100c包括沿着x轴方向延伸的有源区域(ar)111a、111b、111c和111d。有源区域是扩散区域，其是电路中晶体管的源极或漏极。例如，有源区域111a(图1c)包括为示例性三金属路由触发器电路100c(图1c)中晶体管的源极和/或漏极的多个扩散区域。布局100c还包括对应于y轴方向上的第一和/或第二宽m0位置的一个或多个宽m0区域(未示出)。宽m0区域的宽度大于对应于沿着y轴方向的标准m0位置的其他m0区域(未示出)的宽度。
38.在上侧，布局100c包括第一有源区域111a和第二有源区域111b。有源区域111b具有ar-jog(微动有源区域)结构。也就是说，有源区域111b具有两种不同的宽度，其中有源区域111b的第一宽度小于有源区域111b的第二宽度。有源区域111b的第二宽度等于有源区域111a、111c和111d的宽度，即布局100c中的有源区域的标准宽度。
39.在上侧，布局100c包括位于有源区域111a上方的金属扩散(md)区域112，即导电区域。md区域112沿着y轴方向并朝向具有第一宽度(即，有源区域111b的较小(第一)宽度)的有源区域111b延伸。md区域112通过切割md(“cmd”)区域114(即，隔离区域)与具有第一宽度的有源区域111b分离。cmd区域114是md区域112和md区域116(图2c)之间的非导电区域。cmd区域114通过将md区域切割成md区域112和116(图2c)并且将md区域112与md区域116隔离(图2c)而形成的。md区域112通过通孔(vd)113(即，连接在第一宽m0区域和md区域112之间的通孔)电连接到第一宽m0区域。
40.有源区域111b的较小宽度为布局100c提供了减小的面积。cmd区域114将md区域112与具有较小宽度的有源区域111b(即，小有源区域)分离。vd113将md区域112电连接到第一宽m0区域(图1c中未示出；参见例如图2b中的宽m0区域117)，以便连接到布局100c的其他
电路。如图1c所示，区域115包括有源区域111a的部分、具有较小宽度的有源区域111b的部分(即，小有源区域)、vd 113、cmd区域114、以及第一宽m0区域的部分(图1c中未示出；参见例如图2b中的宽m0区域117)。区域115的更多细节在下文参考图2a至图2f进行描述。
41.图2a示出了根据一些实施例的图1a所示的示例性三金属路由触发器电路100a的部分的电路200a。电路200a对应于图1a中具有扫描输入的触发器电路，包括mux-in电路110(块-1)、主开关电路120(块-2)、从开关电路130(块-3)和q-out电路140(块-4)。如图2a所示，电路200a包括从第一多路复用器(即，mx1)的数据(d)输入电路到输出电路的关键路径202。关键路径202是电路200a在电信号传播方面最长的电路路径。
42.如图2a所示，第一多路复用器(即，mx1)的扫描输入(si)电路211a和p型晶体管211b具有ar-jog结构。si电路211a和p型晶体管211b的ar-jog结构对应于图1c中较小宽度的有源区域111b的部分(即，小有源区域)。也就是说，代替数据(d)输入电路，ar-jog结构被应用于第一多路复用器(即，mx1)的si电路，以避免延迟电路200的关键路径202上的信号传播。虽然ar-jog结构也应用于关键路径202上的p型晶体管211b，但它对信号传播的影响很小。
43.电路200a包括si输入和d输入的第二多路复用器(即，mx2)。第二多路复用器(即，mx2)的si和d输入电路通过金属区域连接在一起。
44.图2b示出了根据一些实施例的图2a所示的示例性三金属路由触发器电路200a的部分的布局200b。布局200b对应于图1c中布局100c的左侧。如图2b所示，布局200b包括有源区域111a、111b-1和111b 2，md区域112和116，cmd区域114，vd 113以及宽m0区域117。vd 113将md区域112电连接到宽m0区域117。有源区域111a具有第二宽度w
ar_2
并且对应于图1c中具有标准宽度的有源区域111a。有源区域111b-1具有第一宽度w
ar_1
并且对应于图1c中具有较小宽度的有源区域111b。有源区域111b-2具有第二宽度w
ar_2
并且对应于图1c中具有标准宽度的有源区域111b的区域。有源区域111b-1和111b-2通过公共氧化物扩散边缘上多晶硅(cpode)耦接在一起。
45.如图2b所示，宽度
war_1
以差别宽度w
ar-jog
小于宽度w
ar_2
。差别宽度w
ar-jog
是布局200b中的有源区域111b-1的减小的宽度。md区域112由间距spc
md-ar
与有源区域111b-1分离。
46.图2c示出了根据一些实施例的图2b所示的布局200b中的截面图cc'。如图2c所示，截面图cc'包括有源区域111a和111b-1、外延(epi)区域210和220、超鳍(hyper-fin，hf)区域(未标记)、md区域112和116、vd 113、cmd区域114和宽m0区域117。epi区域210和有源区域111a通过hf区域与epi区域220和有源区域111b-1分离。cmd区域114通过间距spc
md-ar
将md区域112与有源区域111b-1分离。间距spc
md-ar
需要大于阈值间距以避免时间相关的介电击穿(tddb)。有源区域111b-1具有较小的宽度以容纳所需的间距spc
md-ar
。此外，ar-jog结构有助于避免或减轻md区域112和epi区域220之间的md-epi泄漏。因此，ar-jog结构的小有源区域减少了电路面积并且不会增加半导体制造工艺的要求。
47.图2d示出了根据一些实施例的图2a所示的示例性三金属路由触发器电路200a的部分的布局200d。布局200d对应于图2b中的布局200b并包括cmd区域的附加细节。如图2d所示，md区域112电连接到宽m0区域117。宽m0区域117具有宽度w
wm0
，宽度w
wm0
大于布局100c(图1c)中的单元高度内的其他m0区域的宽度。
48.如图2c所示，根据ar-jog结构，cmd区域114形成在cmd区域112和116之间。如图2d
所示，布局200d还包括md区域122和126，以及md区域122和126之间的cmd区域118。cmd区域118与cmd区域114的距离为pitch
cmd
。距离pitch
cmd
需要大于节距阈值，使得cmd区域114和118以及布局200d的其他cmd区域可以通过单图案化和单蚀刻(1p1e)方法制造。也就是说，布局200d的任何两个给定cmd区域彼此间隔开至少节距阈值；因此，不需要使用两个光掩模图案来制造两个cmd区域。
49.图2e示出了根据一些实施例的图2a所示的示例性三金属路由触发器电路200a的部分的电路200e。如图2e所示，电路200e包括两个多路复用器mx1和mx2。多路复用器mx1和mx2各自包括si输入电路和d输入电路。多路复用器mx1的si输入电路和d输入电路提供正电压电平(即，vdd)。多路复用器mx2的si输入电路和d输入电路提供负电压电平(即，vss)。
50.图2f示出了根据一些实施例的图2a所示的示例性三金属路由触发器电路200a的部分的布局200f。布局200f实现电路200e。布局200f的中间部分实现多路复用器mx1。如图2f所示，ar-jog结构应用于多路复用器mx1的si输入路径。布局200f的上部部分和下部部分别实现多路复用器mx2的si输入电路和d输入电路。si输入电路通过金属1(m1)区域与d输入路径耦接在一起。下表i列出(但不限于)2纳米(nm)工艺的三金属布线电路单元中的布局200f的多个示例性区域尺寸。特定构造md长度是通过通孔(例如，vd 113)耦接到宽m0区域(例如，宽m0区域117)的特定md区域(例如，md 112)的长度。
51.表i
52.[0053][0054]
在一些实施例中，示例性触发器电路包括第一导电区域、第二导电区域、第三导电区域和有源区域。第一导电区域具有第一宽度并沿着第一方向延伸。第二导电区域具有第二宽度并沿着第一方向延伸。第一宽度大于第二宽度。第三导电区域沿着第二方向延伸并电连接至第一导电区域。第二方向不同于第一方向。有源区域具有第三宽度和第四宽度并沿着第一方向延伸。第三宽度小于第四宽度。
[0055]
例如，如图2a至图2f所示并参考表i中的示例性尺寸，三金属路由触发器电路200a包括宽m0区域117(图2d)，即导电区域。宽m0区域117具有宽度w
wm0
并且沿着x轴方向延伸。宽m0区域117的宽度为11纳米(nm)(表i)，即w
wm0
＝11nm。三金属路由触发器电路200a还包括对应于图1c中的标准m0位置的m0区域。m0区域为导电区域，具有宽度w
m0
，并且沿着x轴方向延伸。m0区域的宽度为10nm(表i)，即w
m0
＝10nm。宽m0区域117的宽度(即，11nm)大于m0区域的宽度(即，10nm)。
[0056]
三金属路由触发器电路200a还包括有源区域111b(图2b或图1c)，即有源区域。有源区域111b沿着x轴方向延伸并且具有有源区域111b-1的宽度w
ar_1
和有源区域111b-2的宽度w
ar_2
。有源区域111b-1的宽度w
ar_1
为13.5nm(表i)，即w
ar_1
＝13.5nm。有源区域111b-2的宽度w
ar_2
为18nm(表i)，即w
ar_1
＝18nm。有源区域111b-1的宽度w
ar_1
(即，13.5nm)小于有源区域111b-2的宽度w
ar_2
(即，18nm)。三金属路由触发器电路200a还包括md区域112(图2b)，即导电区域。md区域112沿着y轴方向延伸并通过vd 113与宽m0区域117电连接。y轴方向与x轴方向不同。
[0057]
在一些实施例中，在具有第一、第二和第三导电区域和有源区域的上述示例性触发器电路中，第一、第二和第三导电区域以及有源区域是第一多个电路。示例性触发器电路还包括第二多个电路。第二多个电路包括示例性触发器电路的最长电路路径。例如，除了被认为是第一多个电路的宽m0区域117(图2d)、对应于第一宽m0(图1c)上方的标准m0位置的m0区域、md区域112(图2b)和有源区域111b(图1c)之外，三金属路由触发器电路200a(图2a)还包括沿着关键路径202从多路复用器mx1的d输入电路到输出电路(q)的第二多个电路。
[0058]
在一些实施例中，具有第一、第二和第三导电区域以及有源区域的上述示例性触发器电路具有多路复用器。多路复用器包括数据输入电路和扫描输入电路。扫描输入电路包括第一有源区域的至少部分。例如，如图2a所示，三金属路由触发器电路200a包括多路复用器mx1。多路复用器mx1包括d输入电路和si输入电路。如图2f所示，多路复用器mx1的si输入电路通过有源区域111b-1(图2b)来实现。有源区域111b-1是有源区域111b(图2b)的部分。
[0059]
图3示出了根据一些实施例的包括小有源区域的电路单元的示例性部分的布局300a。包括布局300a的电路单元可以是触发器电路100a或200a(图1a至图1c或图2a至图
2f)、and(与)门、nand(与非)门、or(或)门、nor(或非)门、xnor(异或)门、多路复用器、反相器、触发器、锁存器、加法器或其他电路。电路单元可用于实现用于各种应用的各种电路。如图3所示，布局300a包括有源区域111a、小有源区域111b-1、md区域112、vd 113和宽m0区域117。这些区域和通孔在以上参考图1a至图1c和图2a至图2f进行了描述。
[0060]
在一些实施例中，示例性半导体器件包括第一导电区域、第二导电区域、第三导电区域、第一有源区域和第二有源区域。第一导电区域具有第一宽度并沿着第一方向延伸。第二导电区域具有第二宽度并沿着第一方向延伸。第一宽度大于第二宽度。第一有源区域具有第三宽度并沿着第一方向延伸。第二有源区域具有第四宽度并沿着第一方向延伸。第三宽度小于第四宽度。第三导电区域沿着一第二方向延伸并电连接至第一导电区域。第二方向与第一方向不同。第一有源区域和第二有源区域是相邻的有源区域。
[0061]
例如，当半导体器件通过包括布局300的电路单元实现时，半导体器件包括宽m0 117区域(即，导电区域)，如图3所示。宽m0区域117具有宽度w
wm0
(例如，11nm)并且沿着x轴方向延伸。半导体器件还包括在宽m0区域117(即，导电区域)上方的标准宽度的m0区域(未示出)，如以上参考图1c所描述的。m0区域具有宽度w
m0
(例如，10nm)并且沿着x轴方向延伸。宽m0区域117的宽度w
wm0
(例如，11nm)大于m0区域的宽度w
m0
(例如，10nm)。
[0062]
半导体器件还包括小有源区域111b-1(即，有源区域)。有源区域111b-1具有宽度w
ar_1
(例如，13.5nm)并沿着x轴方向延伸。半导体器件还包括有源区域111a(即，有源区域)。有源区域111a具有宽度w
ar_2
(例如，18nm)并且沿着x轴方向延伸。有源区域111b-1的宽度w
ar_1
(例如，13.5nm)小于有源区域111a的宽度
war_2
(例如，18nm)。半导体器件还包括md区域112(即，导电区域)。md区域112沿着y轴方向延伸并通过vd 113电连接到宽m0区域117。y轴方向与x轴方向不同。宽m0区域117、宽m0区域117上方的m0区域、md区域112、有源区域111b-1和有源区域111a、vd 113在电路单元中实现三金属布线触发器电路100a或200a。有源区域111a和111b-1彼此紧邻，因此是相邻的有源区域。
[0063]
在一些实施例中，在上述示例性半导体器件中，具有第一导电区域、第二导电区域和第三导电区域以及第一有源区域和第二有源区域，第一导电区域在第一层中。第三导电区域在第二层中。第二方向垂直于第一方向。例如，在上述通过包括布局300的电路单元实现的半导体器件中，宽m0 117在金属0层中。md 112在md层中。y轴方向垂直于x轴方向。
[0064]
在一些实施例中，具有第一导电区域、第二导电区域和第三导电区域以及第一有源区域和第二有源区域的上述示例性半导体器件还包括耦接在第一导电区域和第三导电区域之间的通孔。通孔具有等于或小于第一导电区域的第一宽度的第五宽度。例如，在上述通过包括布局300的电路单元实现的半导体器件中，vd 113耦接在宽m0区域117和md区域112之间。vd 113具有宽度w
vd
。宽度w
vd
例如是10nm(表i)。vd 113的宽度w
vd
(例如，10nm)小于宽m0区域117的宽度w
wm0
(例如，11nm)。
[0065]
在一些实施例中，具有第一导电区域、第二导电区域和第三导电区域以及第一有源区域和第二有源区域的上述示例性半导体器件还包括第三有源区域。第三有源区域具有第二有源区域的第四宽度并沿着第一方向延伸。第三有源区域耦接至第一有源区域。例如，通过包括布局300a的电路单元实现的上述半导体器件包括有源区域111b-2(即，有源区域)，如以上参考图2b所描述的，有源区域111b-2具有宽度w
ar_2
(例如，18nm)并沿着x轴方向延伸。有源区域111b-2耦接到有源区域111b-1。
[0066]
在一些实施例中，在具有第一导电区域、第二导电区域和第三导电区域以及第一有源区域和第二有源区域的上述示例性半导体器件中，第三导电区域和第一有源区域之间的间距等于或大于间距阈值。例如，在通过包括布局300的电路单元实现的上述半导体器件中，md区域112和有源区域111b-1之间的间距spc
md-ar
(图2b或图2c)等于或大于电路单元库的设计规则中的间距阈值。间距spc
md-ar
例如为13nm(表i)。根据电路单元库的设计规则，间距阈值例如为12nm。间距sp
cmd-ar
(例如，13nm)大于间距阈值(例如，12nm)。
[0067]
在一些实施例中，具有第一导电区域、第二导电区域和第三导电区域以及第一有源区域和第二有源区域的上述示例性半导体器件还包括第四导电区域。第四导电区域具有第二宽度并沿着第一方向延伸。第一、第二和第四导电区域在第一层中。第三导电区域在第二层中并沿着垂直于第一方向的第二方向延伸。例如，通过包括布局300a的电路单元实现的上述半导体器件还包括位于第一宽m0(即，导电区域)下方的m0区域以及标准m0位置，如以上参考图1c所描述的。m0区域具有宽度w
m0
(例如，10nm)并且沿着x轴方向延伸。宽m0117和具有宽度w
m0
的两个m0区域在金属0层中。md 112是md层并且沿着垂直于x轴方向的y轴方向延伸。
[0068]
在一些实施例中，具有第一、第二和第三导电区域以及第一有源区域和第二有源区域的上述示例性半导体器件还包括第四导电区域和隔离区域。第四导电区域沿着第二方向延伸。隔离区域沿着第二方向延伸并形成于第三导电区域与第四导电区域之间。例如，通过包括布局300a的电路单元实现的上述半导体器件还包括md区域116(即，导电区域)，如以上参考图2c所描述的。md区域116沿着y轴方向延伸。半导体器件还包括cmd区域114(即，隔离区域)，如以上参考图2c所描述的。cmd114沿着y轴方向延伸并形成在md区域112和116之间。
[0069]
在一些实施例中，在具有第一、第二、第三和第四导电区域、第一有源区域和第二有源区域以及隔离区域的上述示例性半导体器件中，第一有源区域和第二有源区域在第一层中。第三和第四导电区域以及隔离区域在第二层中。第二层不同于第一层。第三导电区域在第二层中并且在第一层中的第二有源区域上方延伸。第四导电区域在第二层中延伸并在第一层中的第一有源区域上方。
[0070]
例如，在通过包括布局300的电路单元实现的上述半导体器件中，有源区域111a和111b-1在ar层中。md区域112和116以及cmd区域114在md层中，如以上参考图2c所说明的。md层与ar层不同。md区域112在md层中延伸并且在ar层中的有源区域111a上方。md区域116在md层中延伸并且在ar层中的有源区域111b-1上方。
[0071]
在一些实施例中，在具有第一、第二、第三和第四导电区域、第一有源区域和第二有源区域以及隔离区域的上述示例性半导体器件中，隔离区域是第一隔离区域。示例性半导体器件还包括沿着第二方向延伸的第二隔离区域。第一和第二隔离区域位于第一有源区域的相对侧。第一隔离区域与第二隔离区域之间的距离等于或大于阈值距离。例如，通过包括布局300a的电路单元实现的上述半导体器件还包括cmd区域118(即，隔离区域)，如以上参考图2d所描述的。cmd区域118沿着y轴方向延伸。cmd区域114和118位于有源区域111b-1的相对侧，如下面参考图4a或图4b所描述的。cmd区域114和118之间的距离pitch
cmd
等于或大于阈值距离。
[0072]
除了布局300a(图3)中的ar结构之外，本公开还针对包括ar-jog结构的多个电路
113，所以通过包括布局400c的电路单元实现的半导体器件具有与通过包括布局200b(如以上参考图2b所描述的)的电路单元实现的上述半导体器件类似的区域和通孔。因此，如图4c所示，通过包括布局400c的电路单元实现的上述半导体器件包括连接在宽m0区域(图4c中未示出)和md区域412之间的vd413-1。此外，半导体器件还包括耦接到晶体管的源极的vd 413-2，如以上参考图4c所描述的。vd 413-1和413-2在图4c的单高度电路单元内并且在有源区域411b-1的相对侧。
[0078]
图5a示出了根据一些实施例的包括两个ar-jog结构的示例性双高度电路单元的布局500a。如图5a所示，双高度电路单元的布局500a包括在电路单元的上部单元高度范围内的有源区域111b-1和111b-2、md区域112、vd 113和cmd区域114。这些区域和通孔以上参考图1a至图1c和图2a至图2f进行了描述。布局500a还包括在电路单元的底部单元高度范围内的有源区域511b-1和511b-2、md区域512、vd 513和cmd区域514。这些区域和通孔与上部单元高度范围内的区域和通孔类似，但是在y轴的相反方向上。为了图示清楚，在边缘有源区域111b-1和111b-2上方以及有源区域511b-1和511b-2的边缘上方的cpode(如图2b所示)结构在图5a中未示出。
[0079]
在一些实施例中，具有第一导电区域、第二导电区域和第三导电区域以及第一有源区域和第二有源区域的上述示例性半导体器件还包括第四导电区域、第五导电区域、第六导电区域、第三导电区域和第四有源区域。第四导电区域具有第一宽度并沿着第一方向延伸。第五导电区域具有第二宽度并沿着第一方向延伸。第三有源区域具有第三宽度并沿着第一方向延伸。第四有源区域具有第四宽度并沿着第一方向延伸。第六导电区域沿着第二方向延伸并电性连接第四导电区域。第三和第四有源区域是相邻的有源区域。
[0080]
例如，当通过包括布局500a的电路单元实现半导体器件时，半导体器件包括有源区域111b 1和111b-2、md区域112、vd 113和cmd区域114。由于这些区域和通孔与布局300中的区域和通孔类似，所以通过包括布局500a的电路单元实现的半导体器件具有与通过包括布局300(如以上参考图3所描述的)的电路单元实现的上述半导体器件类似的区域和通孔。
[0081]
此外，通过包括布局500a的电路单元实现的上述半导体器件还包括在底部单元高度范围内耦接到vd513的中间宽m0区域(即，导电区域)。宽m0区域具有宽度w
wm0
(例如11nm)并且沿着x轴方向延伸，例如在图1c中的第二宽m0位置处的宽m0区域。半导体器件还包括在宽m0区域(即，导电区域)上方的m0区域，例如对应于图1c中的第二宽m0上方的标准m0位置的m0区域。m0区域具有宽度w
m0
(例如，10nm)并且沿着x轴方向延伸。
[0082]
半导体器件还包括小有源区域511b-1(即，有源区域)。有源区域511b-1具有宽度w
ar_1
(例如，13.5nm)并沿着x轴方向延伸。半导体器件还包括有源区域511b-2(即，有源区域)。有源区域511b-2具有宽度w
ar_2
(例如，18nm)并且沿着x轴方向延伸。半导体器件还包括md区域512(即，导电区域)。md区域512沿着y轴方向延伸并通过vd513电连接到宽m0区域。宽m0区域、宽m0区域上方的m0区域、md区域512、有源区域511b-1和511b-2和vd 513在包括布局500a的电路单元中。有源区域511b-1和511b-2耦接在一起，并且因此彼此紧邻。有源区域511b-1和511b-2是邻接的有源区域。在有源区域511b-1和511b-2之间没有其他有源区域。有源区域511b-1和511b-2在此也被认为是相邻的有源区域。
[0083]
在一些实施例中，在具有第一、第二、第三、第四、第五和第六导电区域以及第一、第二、第三和第四有源区域的上述示例性半导体器件中，第三和第六导电区域是在第一有
源区域的相对侧。第三和第六导电区域也在第三有源区域的相对侧。例如，在通过包括布局500a的电路单元实现的上述半导体器件中，md区域112和512位于有源区域111b-1的相对两侧。md区域112和512也位于有源区域511b-1的相对侧。
[0084]
图5b示出了根据一些实施例的包括两个ar-jog结构的示例性双高度电路单元的布局500b。如图5b所示，双高度电路单元的布局500b包括在电路单元的上部单元高度范围内的有源区域111b-1和111b-2、md区域112、vd 113和cmd区域114。这些区域和通孔类似于在图5a的双高度电路单元中的布局500a的上部单元高度范围内的那些区域和通孔。布局500b还包括在电路单元的底部单元高度范围内的有源区域521b-1和521b-2、md区域522、vd523-1和523-2以及cmd区域524。这些区域和通孔类似于以上参考图4c所描述的布局400c中的那些区域和通孔。为了图示清楚，在边缘有源区域111b-1和111b-2上方以及有源区域521b-1和521b-2的边缘上方的cpode结构(如图2b所示)在图5b中未示出。
[0085]
在一些实施例中，具有第一、第二、第三、第四、第五和第六导电区域以及第一、第二、第三和第四有源区域的上述示例性半导体器件还包括第一通孔、第二通孔和第三通孔。第一通孔耦接在第一导电区域与第三导电区域之间。第二通孔耦接在第四导电区域与第六导电区域之间。第三通孔耦接晶体管的源极。第二和第三通孔位于第三有源区域的相对侧。
[0086]
例如，当通过包括布局500b的电路单元来实现半导体器件时，半导体器件包括有源区域111b 1和111b-2、md区域112、vd 113和cmd区域114。这些区域和通孔类似于布局500a的上部单元高度范围中的区域和通孔。通过包括布局500b的电路单元实现的上述半导体器件还包括有源区域521b1和521b-2、md区域522、vd 523-1和cmd区域524。这些区域和通孔类似于在布局500a的底部单元高度范围中的区域和通孔，除了沿着y轴在相反方向上之外。也就是说，通过包括布局500b的电路单元实现的半导体器件也具有与通过包括布局500a的电路单元实现的上述半导体器件类似的区域和通孔。此外，通过包括布局500b的电路单元实现的半导体器件也包括类似于图4c中的vd413-2的vd523-2。
[0087]
因此，通过包括布局500b的电路单元实现的半导体器件包括耦接在上部单元高度范围内的宽m0区域和md区域112之间的vd 113。半导体器件还包括耦接在底部单元高度范围内的宽m0区域和md区域522之间的vd523-1。半导体器件还包括耦接到晶体管的源极的vd 523-2，如以上参考图4c所描述的。vd 113、523-1和523-2位于图5b的双高度电路单元内。vd 523-1和523-2位于有源区域521b-1的相对侧。
[0088]
图5c示出了根据一些实施例的包括两个ar-jog结构的示例性双高度电路单元的布局500c。如图5c所示，双高度电路单元的布局500c包括电路单元底部单元高度范围内的有源区域521b-1和521b-2、md区域522、vd 523-1和523-2以及cmd区域524。这些区域和通孔类似于布局500b(图5b)的底部单元高度范围内的区域和通孔。布局500c还包括电路单元的上部单元高度范围内的有源区域531b-1和531b-2、md区域532、vd 533-1和cmd区域534。这些区域和通孔类似于布局500b(图5b)的上部单元高度范围内的区域和通孔，除了沿着y轴在相反方向上之外。如图5c所示，布局500c还包括在电路单元的上边界处的vd 533-2。vd 533-2类似于vd 523-2(图5c)或vd 413-2(图4c)。由于vd 533-1耦接到三金属路由单元的中间m0区域，所以在电路单元的外侧的vd 533-2是晶体管的源极。为了图示清楚，在边缘有源区域521b-1和521b-2上方以及有源区域531b-1和531b-2的边缘上方的cpode结构(如图2b所示)在图5c中未示出。
[0089]
在一些实施例中，在具有第一、第二、第三、第四、第五和第六导电区域、第一、第二、第三和第四有源区域以及第一、第二和第三通孔的上述示例性半导体器件中，晶体管为第一晶体管。示例性半导体器件还包括耦接到第二晶体管的源极的第四通孔。第一通孔和第四通孔位于第一有源区域的相对侧。
[0090]
例如，当通过包括布局500c的电路单元实现半导体器件时，半导体器件包括有源区域521b-1、521b-2、md区域522、vd 523-1和523-2以及cmd区域524。这些区域和通孔类似于布局500b的底部单元高度范围内的区域和通孔。通过包括布局500c的电路单元实现的半导体器件还包括有源区域531b-1和531b-2、md区域532、vd 533-1和cmd区域534。这些区域和通孔类似于布局500b的上部单元高度范围中的区域和通孔，除了沿着y轴在相反方向上之外。也就是说，通过包括布局500c的电路单元实现的半导体器件具有与通过包括布局500b的电路单元实现的上述半导体器件类似的区域和通孔。此外，通过包括布局500c的电路单元实现的半导体器件还包括vd 533-2，vd 533-2类似于耦接到晶体管的源极的vd 523-2。
[0091]
因此，在通过包括布局500c的电路单元实现的半导体器件中，vd 523-2连接到第一晶体管的源极。vd 533-2耦接到第二晶体管的源极。vd 533-1和533-2位于有源区域531b-1(图5c)的相对侧。
[0092]
图6a是根据一些实施例的由计算机执行的用于确定存储在存储器中的电路单元中的有源区域的宽度的示例性方法600的流程图。方法600可以由包括存储电路单元的指令和数据的处理器和存储器的计算机来实施。处理器可以被配置为执行指令以执行方法600。
[0093]
如图6a所示，方法600包括从存储器电路获得电路单元中的第一导电区域的第一宽度、有源区域的第一宽度、有源区域的差别宽度、以及有源区域和电路单元中的第二导电区域之间的间距(步骤610)；基于第一导电区域的第一宽度计算第一参数(步骤620)；并且，基于有源区域的第一宽度、有源区域的差别宽度以及有源区域与第二导电区域之间的间距计算第二参数(步骤630)；确定第一参数是否小于第二参数(步骤640)；响应于确定第一参数小于第二参数，基于第一导电区域的第二宽度来计算第三参数以及基于有源区域的差别宽度计算第四参数，第一导电区域的第二宽度大于第一导电区域的第一宽度(步骤650)；确定第三参数是否等于或大于第四参数(步骤660)；响应于确定第三参数等于或大于第四参数，将第一导电区域的第二宽度确定为第一导电区域的宽度(步骤670)；确定有源区域的宽度等于有源区域的第一宽度减去有源区域的差别宽度(步骤680)；在第二导电区域和第三导电区域之间插入隔离区域(步骤690)。
[0094]
步骤610包括从存储器电路获得电路单元中的第一导电区域的第一宽度、有源区域的第一宽度、有源区域的差别宽度以及有源区域和电路单元中的第二导电区域之间的间距。例如并且参考表i中的示例性尺寸，计算机的处理器被配置为执行指令以从计算机的存储器读取电路单元的高度(hc)(例如，单元高度＝(以上)表i中的92nm，即，hc＝92nm)、中间m0区域的宽度(w
m0
)(例如，表i中的m0宽度＝10nm，即，w
m0
＝10nm)、n型和p型mos晶体管之间的间距(spc
np
)(例如，表i中的np间距＝28nm，即，spc
np
＝28nm)、有源区域的宽度(w
ar
)(例如，表i中的ar宽度＝18nm，即，w
ar
＝18nm)、有源区域的差别宽度(w
ar-jog
)(例如，表i中的arjog＝4.5nm，即w
ar-jog
＝4.5nm)、有源区域和md区域之间的间隔(spc
md-ar
)(例如，表i中的md到ar间距＝13nm，即，spc
md-ar
＝13nm)、vd由md区域的圈围量(enc
vd/md
)(例如，表i中的vd/
md的圈围量＝1nm，即，enc
vd/md
＝1nm)、vd的宽度(w
vd
)(例如，表i中的vd宽度＝10nm，即，w
vd
＝10nm)、以及vd由中间m0区域的圈围量(enc
vd/m0
)(例如，表i中的vd/m0圈围量＝0，即，enc
vd/m0
＝0nm)。
[0095]
步骤620包括基于第一导电区域的第一宽度计算第一参数。例如，处理器被配置为执行指令以基于电路单元的高度(hc＝92nm)和中间m0区域的宽度(w
m0
＝10nm)根据：h
hc
＝0.5
×
(hc+w
m0
)，来计算第一参数h
hc
。例如，当hc＝92且w
m0
＝10时，h
hc
＝0.5
×
(92+10)＝51nm。
[0096]
步骤630包括基于有源区域的第一宽度以及有源区域和第二导电区域之间的间距计算第二参数。例如，处理器被配置为执行指令以基于n型和p型mos晶体管之间的间距(spc
np
＝28nm)、有源区域的宽度(w
ar
＝18nm)、有源区域的差别宽度(w
ar-jog
＝4.5nm),有源区域和md区域之间的间距(spc
md-ar
＝13nm)、vd由md区域的圈围量(enc
vd/md
＝1nm)、vd的宽度(w
vd
＝10nm)、以及vd由中间m0区域的圈围量(enc
vd/m0
＝0nm)，根据：sh
hc
＝0.5
×
spc
np
+w
ar
+spc
md-ar
+enc
vd/md
+w
vd
+enc
vd/m0
，来计算第二参数sh
hc
。例如，当spc
np
＝28nm、w
ar
＝18nm、w
ar-jog
＝4.5nm、spcmd-ar＝13nm、enc
vd/md
＝1nm、w
vd
＝10nm以及enc
vd/m0
＝0nm时，sh
hc
＝0.5
×
28+18-0+13+1+10+0＝56。
[0097]
步骤640包括确定第一参数是否小于第二参数。例如，处理器被配置为执行指令以确定h
hc
是否小于sh
hc
。例如，当h
hc
＝51nm(步骤620)并且sh
hc
＝56nm(步骤630)时，处理器被配置为确定h
hc
小于sh
hc
，即，h
hc
《sh
hc
。
[0098]
作为另一个示例，如果spc
md-ar
＝8nm并且sh
hc
＝51nm，则基于步骤630中的等式，处理器被配置为确定h
hc
不小于sh
hc
，即，h
hc
》＝sh
hc
。在一些实施例中，处理器被配置为执行指令以确定小有源区域不适用于电路单元。
[0099]
步骤650包括响应于确定第一参数小于第二参数，基于第一导电区域的第二宽度计算第三参数以及基于有源区域的差别宽度计算第四参数。第一导电区域的第二宽度大于第一导电区域的第一宽度。例如，处理器被配置为执行指令以基于电路单元的高度(hc＝92nm)和宽中间m0区域的宽度(例如，表i中的宽m0宽度＝11nm，即，w
wm0
＝11)，根据：h'
hc
＝0.5
×
(hc+w
wm0
)，来计算第三参数h'
hc
。例如，当hc＝92且w
wm0
＝11时，h'
hc
＝0.5
×
(92+11)＝51.5nm。
[0100]
处理器还被配置为执行指令以基于n型和p型mos晶体管之间的间距(sp
cnp
＝28nm)、有源区域的宽度(w
ar
＝18nm),有源区域的差别宽度(w
ar-jog
＝4.5nm)、有源区域和md区域之间的间距(spc
md-ar
＝13nm)、vd由md区域的圈围量(enc
vd/md
＝1nm)、vd的宽度(w
vd
＝10nm)、以及vd由中间m0区域的圈围量(enc
vd/m0
＝0nm)，根据：sh'
hc
＝0.5
×
spc
np
+w
ar-w
ar-jog
+spc
md-ar
+enc
vd/md
+w
vd
+enc
vd/m0
，来计算第四参数sh'
hc
，如下面参考图6b所描述的。例如，当spc
np
＝28nm、w
ar
＝18nm、w
ar-jog
＝4.5nm、spc
md-ar
＝13nm、enc
vd/md
＝1nm、w
vd
＝10nm以及enc
vd/m0
＝0nm时，sh'
hc
＝0.5
×
28+18-4.5+13+1+10+0＝51.5。
[0101]
步骤660包括确定第三参数是否等于或大于第四参数。例如，处理器被配置为执行指令以确定h'
hc
是否等于或大于sh'
hc
。例如，当h'
hc
＝51.5nm(步骤650)且sh'
hc
＝51.5nm(步骤650)时，处理器被配置为确定h'
hc
等于sh'
hc
，即，h'
hc
＝sh'
hc
。
[0102]
步骤670包括响应于确定第三参数等于或大于第四参数而将第一导电区域的第二宽度确定为第一导电区域的宽度。例如，处理器被配置为响应于确定h'
hc
等于sh'
hc
，即h'
hc
＝sh'
hc
，执行指令以确定w
wm0
(11nm)是中间m0区域的宽度。即，中间m0区域具有比其他m0区域更宽的宽度并且例如是图3中的宽m0区域117。
[0103]
步骤680包括确定有源区域的宽度等于有源区域的第一宽度减去有源区域的差别宽度。例如，处理器被配置为执行指令以确定图3中的有源区域111b-1的宽度(w
ar-111b-1
)等于有源区域的宽度(w
ar
＝18nm)减去有源区域的差别宽度(w
ar-jog
＝4.5nm)。例如，当w
ar
＝18nm(步骤610)且w
ar-jog
＝4.5nm(步骤650)时，w
ar-111b-1
＝w
ar-w
ar-jog
＝18-4.5＝13.5nm。
[0104]
步骤690包括在第二导电区域和第三导电区域之间插入隔离区域。例如，在处理器确定md区域112的长度等于或大于最小md长度(例如，表i中的最小md长度＝23nm)之后，处理器被配置为执行指令以在图2c中的md区域112和116之间插入cmd区域114。
[0105]
在一些实施例中，在步骤680和690之前，方法600还包括确定有源区域是否在电路单元的关键路径上。例如，在执行步骤680和690之前，处理器被配置为执行指令以确定有源区域是否在电路单元的关键路径上。响应于确定有源区域不在电路单元的关键路径上，过程被配置为执行如以上所描述的步骤680和690。响应于确定有源区域在电路单元的关键路径上，过程可以被配置为选择执行步骤680和690的其他有源区域。可选地，响应于确定有源区域在电路单元的关键路径上，过程可以被配置为确定小有源区域不适用于电路单元。
[0106]
图6b示出了根据一些实施例的图6a所示的示例性方法600的布局600b的几何结构。布局600b对应于图3中的布局300a和图1c中的区域115。如图6b所示，布局600b包括有源区域111a、111b-1和111b-2、md区域112和116、vd 113和cmd区域114。区域和通孔对应于本公开中相同附图标记的那些区域和通孔。
[0107]
方法600的步骤650中的第四参数sh’hc
是x-y平面中的高度(即，沿着y轴方向的长度)，如图6b所示。高度sh'
hc
包括第一、第二和第三部分高度。第一部分高度等于n型和p型mos晶体管之间的间距的一半加上有源区域111b-2的宽度，即0.5
×
spc
np
+w
ar
，如图6b所示。第二部分高度等于md区域112和有源区域111b-1之间的间距减去ar jog的宽度，即-w
ar-jog
+spc
md-ar
，如图6b所示。第三部分高度等于vd113由md区域112的圈围量加上vd 113的宽度加上vd 113由宽m0区域117(图3)的圈围量，即enc
vd/md
+w
vd
+enc
vd/m0
，如图6b所示。
[0108]
图7a示出了根据一些实施例的示例性电路单元700a的后段制程(beol)的示例性几何结构。下面的表ii列出了2nm工艺的三金属布线电路单元中电路单元700a的多个示例性区域尺寸。如图7a和表ii所示，vd由m0区域的圈围量范围为从0到5nm，即圈围量vd/m0＝0～5nm。m0区域的宽度等于或大于单元高度的十分之一，即m0宽度》＝0.1
×
单元高度。m0区域的宽度等于或小于单元高度的十分之二，即m0宽度《＝0.2
×
单元高度。m0间距等于或大于单元高度的十分之一，即m0间距》＝0.1
×
单元高度。m0间距等于或小于单元高度的十分之二，即m0宽度《＝0.2
×
单元高度。中间宽m0区域的宽度等于或大于m0区域的宽度，即宽m0宽度》＝m0宽度。
[0109]
表ii
[0110][0111]
图7b示出了根据一些实施例的示例性电路单元700b的示例性中段制程(meol)的几何结构。下面的表iii列出了2nm工艺的三金属布线电路单元中电路单元700b的多个示例性区域尺寸。如图7b和表iii所示，md和有源区域之间的间距范围为从5nm到15nm，即md到ar间距＝5～15nm。md区域的宽度等于或大于vd的宽度，即md宽度》＝vd宽度。md区域的宽度等于或小于多晶硅节距尺寸的一半，即md宽度《＝0.5
×
po节距。沿着y轴方向的md间距范围为从10nm到40nm，即md间距_y＝10～40nm。
[0112]
表iii
[0113][0114]
最小md长度等于或大于单元高度减去沿着y轴方向的md间距的一倍半减去vd由md区域的圈围量的一半，即最小md长度》＝单元高度
–
1.5
×
md间距_y
–
0.5
×
圈围量vd/md。特定构造md长度等于或大于最小md长度加上vd宽度，即，特定构造md长度》＝最小md长度+vd宽度。vd宽度范围为从5到15nm，即vd宽度＝5～15nm。vd由md区域的圈围量范围为从0到5nm，即圈围量vd/md＝0～5nm。
[0115]
图7c示出了根据一些实施例的示例性电路单元700c的前段制程(feol)的示例性几何结构。下面的表iv列出了2nm工艺的三金属布线电路单元中电路单元700c的多个示例性区域尺寸。如图7c所示，单元高度范围为80到110nm，即单元高度＝80～110nm。多晶硅节距尺寸范围为从40到55nm，即po节距＝40～55nm。n型和p型mos晶体管之间的间距范围为20到35nm，即np间距＝20～35nm。有源区域的宽度等于或大于单元高度减去两倍n型和p型mos
晶体管之间的间距，即ar宽度《＝单元高度-2
×
np间距。小有源区域的宽度等于有源区域的宽度减去ar jog的宽度，即小ar宽度＝ar宽度-w
ar-jog
。arjog的宽度等于或大于0nm。ar jog的宽度等于或小于ar节距尺寸的一半，即w
ar-jog
》＝0并且w
ar-jog
《＝0.5
×
ar节距。
[0116]
表4
[0117][0118]
图8是根据一些实施例的用于制造集成电路的示例性方法800的流程图。方法800包括在第一层中形成第一有源区域(步骤802)；在第一层中形成第二有源区域，第一有源区域和第二有源区域是相邻的有源区域(步骤804)；在第一层中形成第三有源区域(步骤806)；在第二层中形成隔离区域(步骤808)；在第二层中形成第一导电区域(步骤810)；制造耦接到第一导电区域和在第二层上方的通孔(步骤812)；形成在第三层中并耦接到通孔的第二导电区域(步骤814)；在第三层中形成第三导电区域(步骤816)。
[0119]
步骤802包括在第一层中形成第一有源区域。第一有源区域具有第一宽度并沿着第一方向延伸。例如，半导体制造设备在三金属路由触发器电路200a(图2a)的有源区域层中形成有源区域111b-1(图2b、图2c或图1c)。有源区域111b-1沿着x轴方向延伸并具有宽度w
ar_1
。在示例性实施例中，有源区域111b-1的宽度w
ar_1
是13.5nm，即w
ar_1
＝13.5nm。
[0120]
更具体地，在第一层中形成第一有源区域的步骤802包括在第一阱中制造多个晶体管的源极和漏极区域。例如，半导体制造设备制造包含一种或多种p型掺杂剂的第一阱。p型掺杂剂包括硼、铝或其他合适的p型掺杂剂。在一些实施例中，半导体制造设备通过在第一阱的衬底区域上方形成外延层来制造第一阱。半导体制造设备还可以通过在外延工艺期间添加一种或多种掺杂剂来掺杂外延层。在一些实施例中，半导体制造设备可以在形成外延层之后通过离子注入来掺杂外延层。在一些实施例中，半导体制造设备通过掺杂衬底来制造第一阱。例如，半导体制造设备通过离子注入对衬底进行掺杂。在一些实施例中，第一阱包括n型掺杂剂。n型掺杂剂可以是磷、砷或另外合适的n型掺杂剂。
[0121]
在示例性实施例中，半导体制造设备执行步骤802以形成有源区域111b-1、epi区域220、hf区域和其他类似区域，如图2c所示。
[0122]
步骤804包括在第一层中形成第二有源区域。第一有源区域和第二有源区域是相邻的有源区域。第二有源区域具有第二宽度并沿着第一方向延伸。第一宽度小于第二宽度。例如，半导体制造设备在三金属路由触发器电路200a(图2a)的有源区域层中形成有源区域111a(图2b或图2c)。有源区域111b-1和111a是相邻的有源区域。有源区域111a沿着x轴方向
延伸并具有宽度w
ar_2
。在示例性实施例中，有源区域111a的宽度w
ar_2
是18nm，即w
ar_2
＝18nm。有源区域111b-1的宽度w
ar_1
(例如，13.5nm)小于有源区域111a的宽度w
ar_2
(例如，18nm)。
[0123]
更具体地，在第一层中形成第二有源区域的步骤804包括在第二阱中制造多个晶体管的源极和漏极区域。在一些实施例中，半导体制造设备通过以上参照步骤802描述的一种或多种工艺和技术同时执行步骤802和804。
[0124]
在示例性实施例中，半导体制造设备执行步骤804以形成有源区域111a、epi区域210、hf区域和其他类似区域，如图2c所示。。
[0125]
步骤806包括在第一层中形成第三有源区域。第三有源区域具有第二宽度、沿着第一方向延伸并且耦接到第一有源区域。例如，半导体制造设备在三金属路由触发器电路200a(图2a)的有源区域层中形成有源区域111b-2(图2b)。有源区域111b-2具有第二宽度w
ar_2
并沿着x轴方向延伸。有源区域111b-2耦接到有源区域111b-1(图2b)。有源区域111b-1和111b-2是邻接的有源区域。有源区域111b-1和111b-2在此也被认为是相邻的有源区域。在示例性实施例中，有源区域111b-2的宽度wa
r_2
是18nm，即w
ar_2
＝18nm。有源区域111b-1的宽度w
ar_1
(例如，13.5nm)小于有源区域111b-2的宽度w
ar_2
(例如，18nm)。
[0126]
更具体地，在一些实施例中，在步骤802中形成的第一有源区域包括具有两个宽度的整个有源区域111b(图2b)，有源区域111b包括具有宽度w
ar_1
的有源区域111b-1和具有宽度w
ar_2
的有源区域111b-2。在这些实施例中，步骤806的在第一层中形成第三有源区域包括通过连续的氧化物定义边缘上多晶硅(cpode)结构将有源区域111b分成两个有源区域111b-1和111b-2。例如，半导体制造设备在有源区域111b-1和111b-2之间的边缘上方制造伪栅极结构。在有源区域111b-1和111b-2之间的边缘上方的cpode结构有助于避免两个有源区域中相邻晶体管之间的泄漏，并在制造过程中提供附加的可靠性。具有较小宽度(即，w
ar_1
)的有源区域111b-1保留为步骤802中的第一有源区域。形成具有标准宽度(即，w
ar_2
)的有源区域111b-2形成为步骤806中的第三有源区域。
[0127]
在一些实施例中，步骤806包括将步骤802中的第一阱分离成两个阱区域。两个阱区域中的一个保留为步骤802中的第一有源区域，即有源区域111b-1。
[0128]
两个阱区域中的另一个形成第三有源区域，即有源区域111b-2。例如，半导体制造设备通过一种或多种蚀刻工艺去除伪栅极结构以形成沟槽，沟槽的底面低于两个阱区域的底面，并用介电材料(例如，sin)填充沟槽成为cpode结构。结果，步骤802中的第一阱被分离成两个阱区域。具有较小宽度(即，w
ar_1
)的一个阱区域保留为有源区域111b-1。具有标准宽度(即，w
ar_2
)的另一个阱区域形成有源区域111b-2。
[0129]
在一些实施例中，半导体制造设备通过以上参照步骤802描述的一种或多种工艺和技术同时执行步骤802和806。在一些实施例中，半导体制造设备通过以上参照步骤802描述的一种或多种工艺和技术同时执行步骤802、804和806。
[0130]
在示例性实施例中，半导体制造设备执行步骤806以形成有源区域111b-2(图2b)、其他有源区域、其他epi区域、其他hf区域。
[0131]
步骤808包括在第二层中形成隔离区域。第二层在第一层上方。例如，半导体制造设备在epi区域210和220(图2c)、有源区域111b-1和111a(图2c)以及其他epi区域和有源区域上方沉积并形成导电材料的层以形成md区域。这些md区域的导电材料可以包括铜(cu)、银(ag)、钨(w)、钛(ti)、镍(ni)、锡(sn)、铝(al)或其他适于在集成电路结构元件之间提供
低电阻电连接的金属或材料中的一种或多种，例如，电阻水平低于对应于基于电阻对电路性能的影响的一个或多个容限水平的预定阈值的材料。
[0132]
半导体制造设备还根据cmd图案在cmd区域114和其他cmd区域的位置处蚀刻导电材料的层中的一个或多个区域。然后半导体制造设备填充非导电材料或通过留出蚀刻的空间以形成cmd区域114和其他cmd区域。结果，cmd区域114是隔离区域。在一些实施例中，隔离材料包括一种或多种介电材料，诸如二氧化硅和氮氧化硅。
[0133]
步骤810包括在第二层中形成第一导电区域。第一导电区域沿着第二方向延伸。第二方向不同于第一方向。例如，通过根据md图案的蚀刻工艺，半导体制造设备形成md区域，md区域包括在epi区域210和220(图2c)、有源区域111b-1和111a(图2c)上方在步骤808中沉积的导电材料的层中的md区域112和116。导电材料的层是三金属路由触发器电路200a(图2a)的md层。md层中的md区域112和116是导电区域并且沿着y轴方向延伸(图2b和图2c)。y轴方向与x轴(图2b)方向不同。
[0134]
更具体地，在第二层中形成第一导电区域(步骤810)包括在epi区域210和220(图2c)、有源区域111b-1和111a(图2c)和其他epi区域和有源区域上方形成多个接触件。多个接触件是集成电路中多个晶体管的源极和漏极端子。晶体管的源极和漏极端子因此沿着这些md区域延伸或电连接。
[0135]
在一些实施例中，步骤810还包括形成晶体管的多个栅极区域。栅极区域形成在晶体管的漏极区域和源极区域之间。在一些实施例中，栅极区域在第一阱和第二阱以及衬底上方。在一些实施例中，步骤810的制造栅极区域包括执行一个或多个沉积工艺以形成一个或多个介电材料层。沉积工艺可包括化学气相沉积(cvd)、等离子体增强cvd(pecvd)、原子层沉积(ald)或其他适合于沉积一个或多个材料层的工艺。在一些实施例中，步骤810的制造栅极区域包括执行一个或多个沉积工艺以形成一个或多个导电材料层。在一些实施例中，制造栅极区域包括形成栅电极或伪栅电极。在一些实施例中，制造栅极区域包括沉积或生长至少一个介电层，例如栅极介电。在一些实施例中，半导体制造设备使用掺杂或未掺杂的多晶硅(或多晶硅)形成栅电极。在一些实施例中，半导体制造设备形成包含金属的栅电极，诸如al、cu、w、ti、ta、tin、tan、nisi、cosi、其他合适的导电材料或它们的组合。
[0136]
步骤812包括形成耦接到第一导电区域和在第二层上方的通孔。通孔具有第三宽度。例如，半导体制造设备形成耦接到md区域112(图2c)并在md层和m0层之间的vd 113(图2c)。更具体地，在半导体制造设备在md层中形成md区域112和116、cmd区域114、其他md区域和其他cmd区域之后，半导体制造设备在md层上方沉积金属间介电(imd)层(即，绝缘体)。半导体制造设备还通过例如光刻和imd干蚀刻工艺形成在vd 113(图2c)的间距处的通孔开口和在imd层中的其他通孔开口。半导体制造设备还通过例如离子化金属等离子体(mp)溅射来填充通孔开口以形成vd 113(图2c)和其他vd。vd 113耦接到md区域112并且在md层和m0层之间。m0层位于md层上方。vd 113具有宽度w
vd
。在示例性实施例中，w
vd
的宽度为10nm，即w
vd
＝10nm。
[0137]
步骤814包括形成在第三层中并耦接到通孔的第二导电区域。第三层在第二层上方。通孔耦接在第二层中的第一导电区域和第三层中的第二导电区域之间。第二导电区域具有第四宽度并沿着第一方向延伸。第三宽度等于或小于第四宽度。例如，半导体制造设备在三金属布线触发器电路200a(图2a)的m0金属层中形成多个导电区域，多个导电区域包括
宽m0区域117(图2c或图2d)和其他m0区域。宽m0区域117是导电区域并耦接到vd 113。结果，md层中的md区域112通过vd 113电连接到m0层中的宽m0区域117。宽m0区域117具有宽度w
wm0
并沿着x轴方向延伸。在示例性实施例中，宽m0区域117的宽度为11nm，即w
wm0
＝11nm。vd 113的宽度w
vd
(例如，10nm)小于宽m0区域117的宽度w
wm0
(例如，11nm)。
[0138]
在一些实施例中，多个导电区域包括导电材料，诸如多晶硅、铜(cu)、银(ag)、钨(w)、钛(ti)、镍(ni)、锡(sn)、铝(al)或其他适用于在集成电路结构元件之间提供低电阻电连接的金属或材料中的一种或多种。
[0139]
步骤816包括在第三层中形成第三导电区域。第三导电区域具有第五宽度并沿着第一方向延伸。第四宽度大于第五宽度。例如，半导体制造设备在图1c中的第一宽m0上方形成对应于标准m0位置的一个或多个m0区域。与标准m0位置对应的m0区域为导电区域，宽度为w
m0
。m0区域沿着x轴方向延伸。在示例性实施例中，m0区域的宽度为10nm，即w
m0
＝10nm。在示例性实施例中，宽m0区域117的宽度(即，11nm)大于m0区域的宽度(即，10nm)。
[0140]
在一些实施例中，步骤816还包括形成一个或多个m0区域以及图1c中的第一宽m0下方的标准m0位置。在一些实施例中，半导体制造设备同时执行步骤816和818以在集成电路的m0层中形成m0区域和宽m0区域。
[0141]
在一些实施例中，步骤808中的隔离区域是第一隔离区域。方法800还包括形成第二隔离区域。第一隔离区域和第二隔离区域位于步骤802中形成的第一有源区域的相对侧。第一隔离区域和第二隔离区域之间的距离等于或大于阈值距离。例如，根据cmd图案，半导体制造设备在三金属路由触发器电路200a(图2a)的md层中形成cmd区域114和118(图2d)以及其他cmd区域。因此，cmd区域118是md区域122和126之间的隔离区域(图2d)，其中md区域122和126也是根据步骤810中的md图案通过蚀刻工艺形成的。cmd区域114和118位于有源区域111b-1(图4a)的相对侧。cmd区域114和118之间的距离等于或大于pitch
cmd
(图2d)。
[0142]
在一些实施例中，半导体制造设备通过单图案化和单蚀刻(1p1e)工艺形成集成电路的所有cmd区域。任何两个cmd区域彼此远离等于或大于pitch
cmd
(图2d)。
[0143]
在一些实施例中，半导体制造设备还被配置为执行方法800以制造集成电路100a(图1a)、100b(图1b)、100c(图1c)、200a(图2a)，200b(图2b)、200d(图2d)、200e(图2e)、200f(图2f)、300a(图3)、400a(图4a)、400b(图4b)、400c(图4c)、500a(图5a)、500b(图5b)、500c(图5c)和/或图2c中的其他区域和结构，如本文所述。
[0144]
在一些实施例中，半导体制造设备还被配置为执行附加的制造步骤以制造本文中的集成电路。在一些实施例中，半导体制造设备可以执行方法800的步骤的另一顺序以制造本文中的集成电路。
[0145]
如上所述，本公开涉及一种半导体器件，其包括比传统的有源区域更小的有源区域(即，ar-jog区域)。较小的有源区域需要较小的面积，因此有助于减小半导体器件的面积。可选地，有源区域的较小面积能够增加半导体器件的栅极密度。此外，半导体器件还包括用于在m0区域和md区域之间的vd的较宽的中间m0区域。因此，包括md区域的电路可以通过m0区域路由和连接到其他电路。在一些实施例中，半导体器件还包括隔离两个md区域的cmd区域。cmd区域在md和有源区域之间提供间距，因此有助于避免半导体器件中的时间相关的介电击穿(tddb)。由于md和有源区域之间的间距，在半导体器件中也可以避免或至少减轻md-epi泄漏。因此，小有源区域(或ar-jog结构)与cmd区域一起减少了电路面积并释放
了工艺窗口。
[0146]
本公开还涉及一种三金属路由触发器电路。触发器电路在其非关键路径上包括一个小的有源区域(即，ar-jog结构)。这有助于减小触发器电路的电路面积。本公开还涉及一种电路单元。电路单元包括小的有源区域(即，ar结构)。这有助于减小电路单元的电路面积。还有助于减少由采用ar-jog结构的电路单元或类似电路单元实现的任何集成电路的面积。它还有助于在器件上集成更多门。
[0147]
本公开还涉及由计算机执行以确定电路单元是否可以利用小有源区域(或ar-jog结构)的方法。方法有助于检查电路单元是否可以利用小有源区域(或ar-jog结构)。方法可以帮助利用小有源区域生成多个新电路单元。这些电路单元可以用作可选电路单元以实现具有小面积的专用集成电路。
[0148]
本公开的一个方面涉及一种半导体器件。该半导体器件包括第一、第二和第三导电区域以及第一有源区域和第二有源区域。第一导电区域具有第一宽度并沿着第一方向延伸。第二导电区域具有第二宽度并沿着第一方向延伸。第一宽度大于第二宽度。第一有源区域具有第三宽度并沿着第一方向延伸。第二有源区域具有第四宽度并沿着第一方向延伸。第三宽度小于第四宽度。第三导电区域沿着一第二方向延伸并电连接至第一导电区域。第二方向与第一方向不同。第一有源区域和第二有源区域是相邻的有源区域。
[0149]
在上述半导体器件中，第一导电区域位于第一层中；第三导电区域位于第二层；并且第二方向垂直于第一方向。
[0150]
在上述半导体器件中，还包括：通孔，耦接在第一导电区域和第三导电区域之间，通孔具有等于或小于第一宽度的第五宽度。
[0151]
在上述半导体器件中，还包括第三有源区域，第三有源区域具有第四宽度，沿着第一方向延伸，并且耦接到第一有源区域。
[0152]
在上述半导体器件中，第三导电区域和第一有源区域之间的间距等于或大于间距阈值。
[0153]
在上述半导体器件中，还包括：第四导电区域，具有第二宽度并沿着第一方向延伸；其中：第一导电区域、第二导电区域和第四导电区域位于第一层中；并且第三导电区域位于第二层中并沿着垂直于第一方向的第二方向延伸。
[0154]
在上述半导体器件中，还包括第四导电区域，第四导电区域沿着第二方向延伸；和隔离区域，隔离区域沿着第二方向延伸并且形成在第三导电区域与第四导电区域之间。
[0155]
在上述半导体器件中，第一有源区域和第二有源区域位于第一层中；第三导电区域和第四导电区域以及隔离区域位于第二层中，第二层与第一层不同；第三导电区域在第二层中延伸并且位于第一层中的第二有源区域上方；并且第四导电区域在第二层中延伸并且位于第一层中的第一有源区域上方。
[0156]
在上述半导体器件中，隔离区域是第一隔离区域，半导体器件还包括：第二隔离区域，沿着第二方向延伸，其中：第一隔离区域和第二隔离区域位于第一有源区域的相对侧；并且第一隔离区域与第二隔离区域之间的距离等于或大于阈值距离。
[0157]
在上述半导体器件中，还包括：第一通孔，耦接在第一导电区域与第三导电区域之间；和第二通孔，耦接到晶体管的源极，其中，第一通孔和第二通孔位于第一有源区域的相对侧。
[0158]
在上述半导体器件中，还包括：第四导电区域，具有第一宽度并沿着第一方向延伸；第五导电区域，具有第二宽度并沿着第一方向延伸；第三有源区域，具有第三宽度并沿着第一方向延伸；第四有源区域，具有第四宽度并沿着第一方向延伸；和第六导电区域，沿着第二方向延伸并电连接到第四导电区域，其中，第三有源区域和第四有源区域是相邻的有源区域。
[0159]
在上述半导体器件中，第三导电区域和第六导电区域位于第一有源区域的相对侧；并且第三导电区域和第六导电区域位于第三有源区域的相对侧。
[0160]
在上述半导体器件中，还包括：第一通孔，耦接在第一导电区域与第三导电区域之间；第二通孔，耦接在第四导电区域与第六导电区域之间；和第三通孔，耦接到晶体管的源极；其中，第二通孔和第三通孔位于第三有源区域的相对侧。
[0161]
在上述半导体器件中，晶体管是第一晶体管，半导体器件还包括：第四通孔，耦接到第二晶体管的源极，其中，第一通孔和第四通孔位于第一有源区域的相对侧。
[0162]
本公开的另一方面涉及一种三金属路由触发器电路。触发器电路包括具有第一宽度并沿着第一方向延伸的第一导电区域。触发器电路还包括具有第二宽度并沿着第一方向延伸的第二导电区域。第一宽度大于第二宽度。触发器电路还包括具有第三宽度和第四宽度并沿着第一方向延伸的有源区域。第三宽度小于第四宽度。此外，触发器电路包括沿着第二方向延伸并电连接至第一导电区域的第三导电区域。第二方向不同于第一方向。第三宽度(即，小宽度)的有源区域也有助于减小触发器电路的电路面积。
[0163]
在上述触发器电路中，第一导电区域、第二导电区域和第三导电区域以及有源区域是第一多个电路；并且触发器电路还包括第二多个电路，第二多个电路包括触发器电路的最长电路路径。
[0164]
在上述触发器电路中，还包括：多路复用器，包括数据输入电路和扫描输入电路，其中，扫描输入电路包括有源区域的至少部分。
[0165]
本公开的又一方面涉及一种由计算机执行的用于确定存储在存储器中的电路单元中的有源区域的宽度的方法。该方法包括从存储器电路获得电路单元中的第一导电区域的第一宽度、有源区域的第一宽度、有源区域的差别宽度以及有源区域和第二导电区域之间的间距。电路单元中的区域。该方法还包括基于第一导电区域的第一宽度计算第一参数。该方法还包括基于有源区域的第一宽度以及有源区域和第二导电区域之间的间距计算第二参数。该方法还包括确定第一参数是否小于第二参数。此外，该方法包括响应于确定第一参数小于第二参数，基于第一导电区域的第二宽度计算第三参数和基于有源区域的差别宽度计算第四参数，第一导电区域的第二宽度大于第一导电区域的第一宽度。该方法还包括确定第三参数是否等于或大于第四参数。该方法还包括响应于确定第三参数等于或大于第四参数而将第一导电区域的第二宽度确定为第一导电区域的宽度。该方法还包括确定有源区域的宽度等于有源区域的第一宽度减去有源区域的差别宽度。在一些实施例中，该方法还包括在第二导电区域和第三导电区域之间插入隔离区域。
[0166]
本公开的又一方面涉及一种用于制造集成电路的方法。该方法包括在第一层中形成第一有源区域。第一有源区域具有第一宽度并沿着第一方向延伸。该方法还包括在第一层中形成第二有源区域。第二有源区域具有第二宽度并沿着第一方向延伸。第一宽度小于第二宽度。第一有源区域和第二有源区域是相邻的有源区域。在第二层中形成隔离区域，第
二层在第一层上方。该方法还包括在第二层中形成第一导电区域。第一导电区域沿着第二方向延伸。第二方向不同于第一方向。该方法还包括制造耦接到第一导电区域和第二层上方的通孔。通孔具有第三宽度。该方法还包括形成位于第三层中并耦接到通孔的第二导电区域。第三层在第二层上方。通孔耦接在第二层中的第一导电区域和第三层中的第二导电区域之间。第二导电区域具有第四宽度并沿着第一方向延伸。
[0167]
第三宽度等于或小于第四宽度。该方法还包括在第三层中形成第三导电区域。
[0168]
第三导电区域具有第五宽度并沿着第一方向延伸。第四宽度大于第五宽度。
[0169]
在上述方法中，还包括：在第一层中形成第三有源区域，第三有源区域具有第二宽度、沿着第一方向延伸并且耦接到第一有源区域。
[0170]
在上述方法中，隔离区域是第一隔离区域，方法还包括：在第二层中形成第二隔离区域；其中：第一隔离区域和第二隔离区域位于第一有源区域的相对侧；并且第一隔离区域与第二隔离区域之间的距离等于或大于阈值距离。
[0171]
已经提供了金属线、层和组件尺寸的具体示例。然而，这些示例并非旨在限制。普通技术人员现在将理解，这里的实施例可以用具有其他金属线、层和尺寸的组件以相同的效率来实践。
[0172]
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。
技术特征：1.一种半导体器件，包括：第一导电区域，具有第一宽度并沿着第一方向延伸；第二导电区域，具有第二宽度并沿着所述第一方向延伸，所述第一宽度大于所述第二宽度；第一有源区域，具有第三宽度并沿着所述第一方向延伸；第二有源区域，具有第四宽度并沿着所述第一方向延伸，所述第三宽度小于所述第四宽度；以及第三导电区域，沿着第二方向延伸并电连接到所述第一导电区域，所述第二方向与所述第一方向不同，其中，所述第一有源区域和所述第二有源区域是相邻的有源区域。2.根据权利要求1所述的半导体器件，其中：所述第一导电区域位于第一层中；所述第三导电区域位于第二层；并且所述第二方向垂直于所述第一方向。3.根据权利要求2所述的半导体器件，还包括：通孔，耦接在所述第一导电区域和所述第三导电区域之间，所述通孔具有等于或小于所述第一宽度的第五宽度。4.根据权利要求1所述的半导体器件，还包括：第三有源区域，具有所述第四宽度，沿着所述第一方向延伸，并且耦接到所述第一有源区域。5.根据权利要求1所述的半导体器件，其中，所述第三导电区域和所述第一有源区域之间的间距等于或大于间距阈值。6.根据权利要求1所述的半导体器件，还包括：第四导电区域，具有所述第二宽度并沿着所述第一方向延伸；其中：所述第一导电区域、所述第二导电区域和所述第四导电区域位于第一层中；并且所述第三导电区域位于第二层中并沿着垂直于所述第一方向的所述第二方向延伸。7.根据权利要求1所述的半导体器件，还包括：第四导电区域，沿着所述第二方向延伸；和隔离区域，沿着所述第二方向延伸并且形成在所述第三导电区域与所述第四导电区域之间。8.根据权利要求7所述的半导体器件，其中：所述第一有源区域和所述第二有源区域位于第一层中；所述第三导电区域和所述第四导电区域以及所述隔离区域位于第二层中，所述第二层与所述第一层不同；所述第三导电区域在所述第二层中延伸并且位于所述第一层中的所述第二有源区域上方；并且所述第四导电区域在所述第二层中延伸并且位于所述第一层中的所述第一有源区域上方。
9.一种触发器电路，包括：第一导电区域，具有第一宽度并沿着第一方向延伸；第二导电区域，具有第二宽度并沿着所述第一方向延伸，所述第一宽度大于所述第二宽度；有源区域，具有第三宽度和第四宽度并沿着所述第一方向延伸，所述第三宽度小于所述第四宽度；以及第三导电区域，沿着第二方向延伸并电连接到所述第一导电区域，所述第二方向与所述第一方向不同。10.一种制造集成电路的方法，所述方法包括：在第一层中形成第一有源区域，所述第一有源区域具有第一宽度并沿着第一方向延伸；在所述第一层中形成第二有源区域，所述第二有源区域具有第二宽度并沿着所述第一方向延伸，所述第一宽度小于所述第二宽度；其中，所述第一有源区域和所述第二有源区域是相邻的有源区域；在第二层中形成隔离区域，所述第二层位于所述第一层上方；在所述第二层中形成第一导电区域，所述第一导电区域沿着第二方向延伸，所述第二方向与所述第一方向不同；制造耦接到所述第一导电区域并且位于所述第二层上方的通孔，所述通孔具有第三宽度；形成位于第三层中并耦接到所述通孔的第二导电区域，所述第三层位于所述第二层上方，所述通孔耦接在所述第二层中的所述第一导电区域与所述第三层中的所述第二导电区域之间，所述第二导电区域具有第四宽度并沿着所述第一方向延伸，所述第三宽度等于或小于所述第四宽度；以及在所述第三层中形成所述第三导电区域，所述第三导电区域具有第五宽度并沿着所述第一方向延伸，所述第四宽度大于所述第五宽度。
技术总结本发明的实施例提供了一种半导体器件、触发器电路和制造集成电路的方法。半导体器件包括第一、第二和第三导电区域以及第一有源区域和第二有源区域。第一导电区域具有第一宽度并沿着第一方向延伸。第二导电区域具有第二宽度并沿着第一方向延伸。第一宽度大于第二宽度。第一有源区域具有第三宽度并沿着第一方向延伸。第二有源区域具有第四宽度并沿着第一方向延伸。第三宽度小于第四宽度。第三导电区域沿着第二方向延伸并电连接至第一导电区域。第二方向与第一方向不同。第一有源区域和第二有源区域是相邻的有源区域。区域是相邻的有源区域。区域是相邻的有源区域。
技术研发人员：黄敬余 彭士玮 曾威程 林威呈 曾健庭
受保护的技术使用者：台湾积体电路制造股份有限公司
技术研发日：2022.06.01
技术公布日：2022/11/1
