本技术涉及半导体领域，特别是涉及一种半导体结构及其制造方法。
背景技术：
1、在目前的半导体结构中，通常会采用高阻（high resistivity，简称hir）层形成电阻结构，以高介电金属栅极（high-k metal gate，简称hkmg）器件为例，hir电阻结构通常由两种膜层（例如tin和sin）组成，并通过栓塞结构与其连接，以达到分压限流和防漏电的作用。
2、然而，相关技术中的hir电阻结构在形成的过程中，由于需要额外增加介电层以单独形成hir电阻结构及栓塞结构，增大了介电层厚度，从而容易造成半导体结构中接触孔过长，使得接触孔填孔能力下降，容易出现接触孔空洞（contact open）缺陷，进而给半导体结构的性能带来不良影响。
技术实现思路
1、基于此，本技术实施例提供了一种半导体结构及其制备方法，有利于在形成阻值可调节的电阻结构的前提下，提高接触孔的填孔能力、缩短电流的流通路径，从而提高半导体结构的性能。
2、为了实现上述目的，一方面，本技术一些实施例提供了一种半导体结构。该半导体结构包括衬底和介电层；衬底包括沿第一方向分布的器件区和外围区；器件区包括沿第一方向间隔排布的至少两个晶体管；外围区包括电阻结构；介电层位于衬底顶面，至少两个晶体管的栅极结构沿背离衬底的第二方向贯穿介电层；电阻结构沿第二方向贯穿介电层；其中，第二方向与第一方向相交；电阻结构包括导电结构，以及位于导电结构的底面与衬底之间且具有预设阻值的电阻器；预设阻值与导电结构的阻抗值之和大于预设阈值；导电结构与栅极结构的栅导电层的至少部分在相同的工艺步骤中同步制备而成；通过使电阻结构的预设阻值与导电结构的阻抗值之和大于预设阈值，形成了阻值可调节的高阻电阻结构，以实现分压限流和防漏电作用；通过将电阻结构形成于器件区旁侧的非器件区，并采用相同的工艺步骤同步制备导电结构与栅导电层的至少部分，以使得导电结构和栅导电层形成于同一介电层内，有效降低了介电层的厚度，从而提高了接触孔的填孔能力以改善接触孔空洞（contact open）缺陷问题，并且缩短了结构中电流的流通路径以改善半导体结构中电阻电容（rc）延迟问题，有效提升了半导体器件的性能；此外，通过采用相同的工艺步骤同步制备导电结构与栅导电层的至少部分，还能够提升工艺整合度，使得电阻结构的制造步骤与晶体管的制造步骤相兼容，在节约成本的同时缩短了工艺周期。
3、在一些实施例中，导电结构包括由外到内依次层叠的第一金属层、第二金属层及第三金属层；第三金属层位于第一金属层内；第二金属层位于第一金属层、第三金属层之间，以及第三金属层的侧壁及底面。
4、在一些实施例中，电阻器包括掺杂多晶硅；预设阻值与掺杂多晶硅的掺杂浓度及/或掺杂元素类型关联；通过调整掺杂多晶硅的掺杂浓度及/或掺杂元素类型，以实现电阻器的阻值的设定，从而实现了电阻结构的阻值可调节。
5、在一些实施例中，器件区包括沿第一方向间隔排布的第一型晶体管和第二型晶体管；第一型晶体管和第二型晶体管的栅极结构均包位于衬底上的栅导电层，以及至少位于栅导电层的侧壁的侧墙；第一型晶体管还包括应力层、接触层、沿第一方向依次分布的第一西格玛凹槽、栅极结构和第二西格玛凹槽；第一西格玛凹槽和第二西格玛凹槽均部分位于侧墙的正下方的衬底内；第一西格玛凹槽和第二西格玛凹槽内均填充有应力层；接触层位于部分侧墙的底面与应力层之间。
6、在一些实施例中，半导体结构还包括栅极引出电极和栓塞结构。栅极引出电极位于所在栅极结构背离衬底的一侧，并与栅极结构电性连接；栓塞结构位于电阻结构背离衬底的一侧，并与电阻结构电性连接；其中，栅极引出电极和栓塞结构在相同的工艺步骤中同步制备而成，在节约成本的同时，提高了工艺整合度，并且有利于增强栅极引出电极和栓塞结构与上层结构中的焊盘层之间的互联，避免了架桥效应等导致的短路问题，从而提高了半导体结构的性能稳定性。
7、另一方面，本公开还根据一些实施例提供一种半导体结构的制造方法；该制造方法包括：提供衬底；衬底包括沿第一方向分布的器件区和外围区；衬底的顶面包括介电层，介电层内包括位于器件区内且沿第一方向间隔排布的至少两个栅极沟槽，以及位于外围区内的凹槽；至少两个栅极沟槽内填充有牺牲层；于凹槽的底部形成具有预设阻值的电阻器；去除至少两个栅极沟槽内的牺牲层；于至少两个栅极沟槽内形成栅导电层期间，于凹槽内电阻器上形成导电结构，预设阻值与导电结构的阻抗值之和大于预设阈值。
8、在一些实施例中，所述于至少两个栅极沟槽内形成栅导电层期间，于凹槽内电阻器上形成导电结构，包括：形成第一金属材料层，第一金属材料层至少覆盖至少两个栅极沟槽、凹槽的内表面；形成第二金属材料层，第二金属材料层覆盖第一金属材料层的裸露表面；至少于至少两个栅极沟槽内、凹槽内的剩余空间内形成第三金属材料层；至少去除位于至少两个栅极沟槽外、凹槽外的第一金属材料层、第二金属材料层及第三金属材料层，保留于凹槽内的第一金属材料层用于构成第一金属层，保留于凹槽内的第二金属材料层用于构成第二金属层，保留于凹槽内的第三金属材料层用于构成第三金属层；保留于至少两个栅极沟槽内的第一金属材料层、第二金属材料层及第三金属材料层用于构成栅导电层的至少部分。
9、在一些实施例中，所述于凹槽的底部形成具有预设阻值的电阻器，包括：至少于凹槽内填充半导体材料层；对凹槽内半导体材料层进行离子注入，使得离子注入后的半导体材料层具有预设阻值；回刻凹槽内的半导体材料层，保留于凹槽的底部的半导体材料层用于构成电阻器。
10、在一些实施例中，对凹槽内半导体材料层进行离子注入的过程中，通过控制离子注入的浓度、剂量及/或离子的元素类型，使得离子注入后的半导体材料层具有预设阻值。
11、在一些实施例中，所述提供衬底，包括：提供初始衬底，初始衬底包括沿第一方向分布的器件区和外围区；初始衬底的顶面包括介电层，介电层内包括位于器件区内且沿第一方向间隔排布的第一栅极沟槽、第二栅极沟槽；第一栅极沟槽、第二栅极沟槽的内表面均包括栅介质层及至少覆盖栅介质层的初始栅导电层；形成功函数层，功函数层暴露出第二栅极沟槽内初始栅导电层的开口，功函数层覆盖第一栅极沟槽内初始栅导电层的裸露表面、介电层的顶面；形成至少填充满第一栅极沟槽、第二栅极沟槽内剩余间隙的牺牲层；形成覆盖牺牲层的图形化掩膜层，图形化掩膜层包括用于限定凹槽的图形；以图形化掩膜层为掩膜版，刻蚀介电层，形成位于外围区内的凹槽，剩余的初始衬底用于构成衬底。
12、综上所述，本技术实施例能够产生的意料不到的技术效果至少包括：
13、通过使电阻结构的预设阻值与导电结构的阻抗值之和大于预设阈值，形成了阻值可调节的高阻电阻结构，以实现分压限流和防漏电作用；通过将电阻结构形成于器件区旁侧的非器件区，并采用相同的工艺步骤同步制备导电结构与栅导电层的至少部分，以使得导电结构和栅导电层形成于同一介电层内，有效降低了介电层的厚度，从而提高了接触孔的填孔能力以改善接触孔空洞（contact open）缺陷问题，并且缩短了结构中电流的流通路径以改善半导体结构中电阻电容（rc）延迟问题，有效提升了半导体器件的性能；此外，通过采用相同的工艺步骤同步制备导电结构与栅导电层的至少部分，还能够有效提升工艺整合度，使得电阻结构的制造步骤与晶体管的制造步骤相兼容，在节约成本的同时缩短了工艺周期。
14、本技术的一个或多个实施例的细节在下面的附图和描述中提出。本技术的其他特征、目的和优点将从说明书、附图以及权利要求书变得明显。
1.一种半导体结构，其特征在于，包括：
2.根据权利要求1所述的半导体结构，其特征在于，所述导电结构包括由外到内依次层叠的第一金属层、第二金属层及第三金属层；
3.根据权利要求1所述的半导体结构，其特征在于，所述电阻器包括掺杂多晶硅；
4.根据权利要求1所述的半导体结构，其特征在于，所述器件区包括沿第一方向间隔排布的第一型晶体管和第二型晶体管；所述第一型晶体管和所述第二型晶体管的栅极结构均包位于所述衬底上的栅导电层，以及至少位于所述栅导电层的侧壁的侧墙；
5.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：
6.一种半导体结构的制造方法，其特征在于，包括：
7.根据权利要求6所述的半导体结构的制造方法，其特征在于，于所述至少两个栅极沟槽内形成栅导电层期间，于所述凹槽内电阻器上形成导电结构，包括：
8.根据权利要求6所述的半导体结构的制造方法，其特征在于，于所述凹槽的底部形成具有预设阻值的电阻器，包括：
9.根据权利要求8所述的半导体结构的制造方法，其特征在于，对所述凹槽内半导体材料层进行离子注入的过程中，通过控制离子注入的浓度、剂量及/或离子的元素类型，使得离子注入后的半导体材料层具有预设阻值。
10.根据权利要求6所述的半导体结构的制造方法，其特征在于，所述提供衬底，包括：
