本发明涉及集成电路，特别涉及一种基于斩波修调的低温漂带隙基准电路。
背景技术：
1、带隙基准电路是一种用于为电路提供稳定的基准电压的电路，这种电压不随温度、电源电压的变化而变化，因此在电子设备中非常重要。
2、这样的电路设计在一些需要高精度、高稳定性的电子系统中非常重要，比如adc(数模转换器)、dac(数模转换器)和ldo(低压差线性稳压器)等电路中，就需要用到这样的带隙基准电压电路来提供一个稳定且不易受外界温度影响的基准电压。因此，带隙基准电压电路因其低温漂系数、高电源抑制比等优点，被广泛应用。
3、带隙基准电压电路的温度特性及其精度对整个系统的特性至关重要。经典的带隙基准电压电路是利用正温度系数电压与负温度系数电压以合适的权重进行相加，产生一个零温度系数的基准电压。其中正温度系数电压是由两个不相等的电流密度下的双极性晶体管的基极-发射极△vbe之差即相关的热电压，负温度系数电压是由具有负温度系数的双极性晶体管基极-发射极电压。
4、在高精度应用需求中，经典的带隙基准电压电路一般不太使用。其中限制带隙基准电压电路精度的一个重要因素是失调电压。失调电压会在电路中随正温度系数电压一起被放大体现在基准电压上面。带隙基准电压电路的精度被大大的抑制，因此消除失调电压至关重要。现有技术中，消除失调电压的方法为：设计低失调电路、采用斩波技术。而前者因为想获得失调电压必然会失去一些其他的性能。
技术实现思路
1、本发明的目的在于提供一种基于斩波修调的低温漂带隙基准电路，以解决背景技术中的问题。
2、为解决上述技术问题，本发明提供了一种基于斩波修调的低温漂带隙基准电路，包括启动电路模块、正温度系数电流产生电路模块、带有斩波的运算放大器模块和带隙基准电压产生电路模块；其中，
3、所述启动电路模块的第一端与供电电源连接，第二端与所述带隙基准电压产生电路模块的第二端相连，第三端接地；
4、所述正温度系数电流产生电路模块的第一端与供电电源连接，第二端与所述带有斩波的运算放大器模块的第二端相连，第三端与所述带有斩波的运算放大器模块的第三端相连，第四端接地；
5、所述带有斩波的运算放大器模块的第一端与供电电源连接，第四端与带隙基准电压产生电路模块的第四端相连，第五端与带隙基准电压产生电路模块的第五端相连，第六端接地；
6、所述带隙基准电压产生电路模块的第一端与供电电源连接，第三端接地。
7、在一种实施方式中，所述启动电路模块包括：第一晶体管m1、第二晶体管m2、第三晶体管m3、第四晶体管m4、第五晶体管m5、第六晶体管m6、第一电阻r1、第二电阻r2、第三电阻r3；其中，
8、所述第一晶体管m1的栅极与所述第二晶体管m2的漏极相连，所述第一晶体管m1的漏极与所述第二晶体管m2的源极相连，所述第一晶体管m1的源极与供电电源相连；
9、所述第二晶体管m2的栅极与自身漏极相连，所述第二晶体管m2的漏极与所述第三晶体管m3的源极相连；
10、所述第三晶体管m3的栅极与低电平使能信号enn相连，所述第三晶体管m3的漏极与所述第四晶体管m4的漏极相连；
11、所述第四晶体管m4的栅极与所述第六晶体管m6的栅极相连，所述第四晶体管m4的源极与所述第一电阻r1的第一端相连；
12、所述第一电阻r1的第二端与所述第五晶体管m5的发射极相连；
13、所述第五晶体管m5的基极接地，集电极接地；
14、所述第二电阻r2的第一端与电源电压相连，所述第二电阻r2的第二端与所述第六晶体管m6的漏极相连；
15、所述第六晶体管m6的源极与所述第三电阻r3的第一端相连；所述第三电阻r3的第二端与所述带隙基准电压产生电路模块的第二端相连。
16、在一种实施方式中，所述正温度系数电流产生电路模块包括：第七晶体管m7、第八晶体管m8、第四电阻r4；其中，
17、所述第七晶体管m7的发射极与带有斩波的运算放大器模块的第二端相连，所述第七晶体管m7的基极接地，集电极接地；
18、所述第八晶体管m8的发射极与第四电阻r4的源极相连，所述第八晶体管m8的基极接地，集电极接地；
19、所述第四电阻r4的第一端与带有斩波的运算放大器模块的第三端相连。
20、在一种实施方式中，所述带有斩波的运算放大器模块包括：第一斩波器chop1、第二斩波器chop2、第一运算放大器a1、第一开关sw1、第二开关sw2、第三开关sw3、第四开关sw4、第一电容c1、第二电容c2；其中，
21、所述第一斩波器chop1的第一端与所述的正温度系数电流产生电路模块的第二端相连，第二端与所述的正温度系数电流产生电路模块的第三端相连，第三端与所述第一运算放大器a1的正输入端相连，第四端与所述第一运算放大器a1的负输入端相连；
22、所述第二斩波器chop2加在所述第一运算放大器a1的电流镜中间；
23、所述第一开关sw1的第一端与所述第一运算放大器a1的输出端相连，控制端与时钟信号clkn相连，第二端同时与所述第一电容c1的第一端、所述第二开关sw2的漏极相连；所述第一电容c1的第二端接地；
24、所述第二开关sw2的控制端与时钟信号clkp相连，第二端与所述带隙基准电压产生电路模块的第四端相连；
25、所述第三开关sw3的控制端与时钟信号clkp相连，第二端与所述第二电容c2的第一端、所述第四开关sw4的第一端相连；所述第二电容c2的第二端接地；
26、所述第四开关sw4的控制端与时钟信号clkn相连，第二端与所述带隙基准电压产生电路模块的第五端相连。
27、在一种实施方式中，所述第一开关sw1和所述第一电容c1、所述第三开关sw3和所述第二电容c2构成陷波滤波器，加在解调后的信号后面去除不需要的高频分量，保留所需要的直流和低频信号。
28、在一种实施方式中，所述第一斩波器chop1和所述第二斩波器chop2是由cmos组成的传输门四个开关管组成。
29、在一种实施方式中，所述带隙基准电压产生电路模块包括：第五电阻r5、第六电阻r6、第七电阻r7、第八电阻r8、第九电阻r9、第九晶体管m9、第十晶体管m10、第十一晶体管m11、第十二晶体管m12、第十三晶体管m13、第十四晶体管m14；其中，
30、所述第五电阻r5的第一端与所述第六电阻r6的第一端、所述第七电阻r7的第二端相连，所述第五电阻r5的第二端与所述正温度系数电流产生电路模块的第一端相连；
31、所述第六电阻r6的第二端与所述正温度系数电流产生电路模块的第四端相连；
32、所述第七电阻r7的第一端与所述启动电路模块的第二端、所述第九晶体管m9的漏极相连；
33、所述第九晶体管m9的源极与电源电压相连，栅极与所述第十晶体管m10的栅极相连；
34、所述第十晶体管m10的栅极与自身漏极、所述第十一晶体管m11的漏极、所述第十三晶体管m13的漏极相连，所述第十晶体管m10的源极与电源电压相连；
35、所述第十一晶体管m11的栅极与高电平使能信号enp相连，源极与所述第十二晶体管m12的漏极连接；
36、所述第十二晶体管m12的栅极与所述带有斩波的运算放大器模块的第四端相连，源极与所述第八电阻r8的第一端相连；所述第八电阻r8的第二端接地；
37、所述第十三晶体管m13的栅极与高电平使能信号enp相连，源极与所述第十四晶体管m14的漏极相连；
38、所述第十四晶体管m14的栅极与所述带有斩波的运算放大器模块的第五端相连，源极与所述第九电阻r9的第一端相连；所述第九电阻r9的第二端接地。
39、在一种实施方式中，所述第一晶体管m1、所述第二晶体管m2、所述第三晶体管m3、所述第九晶体管m9、所述第十晶体管m10均为pmos管；所述第四晶体管m4、所述第六晶体管m6、所述第十一晶体管m11、所述第十二晶体管m12、所述第十三晶体管m13、所述第十四晶体管m14均为nmos管；所述第七晶体管m7、所述第八晶体管m8、所述第五晶体管m5均为pnp管。
40、在一种实施方式中，所述第七晶体管m7和所述第八晶体管m8的发射极面积之比为1比1。
41、本发明提供的一种基于斩波修调的低温漂带隙基准电路，通过启动电路模块保证电路到达设计想要的静态工作点，正温度系数电流产生电路模块产生正温度系数，通过带隙基准产生电路产生带隙基准电压；本发明通过带有斩波的运算放大器模块减少输入失调和闪烁噪声，陷波滤波器可以稳定运算放大器的输出电压，减少由于不必要的噪声引起的波动。通过斩波和陷波滤波器的组合，可以提高整个带隙基准电压电路的精度和稳定性，大大降低带隙基准电路的温漂。
1.一种基于斩波修调的低温漂带隙基准电路，其特征在于，包括启动电路模块、正温度系数电流产生电路模块、带有斩波的运算放大器模块和带隙基准电压产生电路模块；其中，
2.如权利要求1所述的基于斩波修调的低温漂带隙基准电路，其特征在于，所述启动电路模块包括：第一晶体管m1、第二晶体管m2、第三晶体管m3、第四晶体管m4、第五晶体管m5、第六晶体管m6、第一电阻r1、第二电阻r2、第三电阻r3；其中，
3.如权利要求2所述的基于斩波修调的低温漂带隙基准电路，其特征在于，所述正温度系数电流产生电路模块包括：第七晶体管m7、第八晶体管m8、第四电阻r4；其中，
4.如权利要求3所述的基于斩波修调的低温漂带隙基准电路，其特征在于，所述带有斩波的运算放大器模块包括：第一斩波器chop1、第二斩波器chop2、第一运算放大器a1、第一开关sw1、第二开关sw2、第三开关sw3、第四开关sw4、第一电容c1、第二电容c2；其中，
5.如权利要求4所述的基于斩波修调的低温漂带隙基准电路，其特征在于，所述第一开关sw1和所述第一电容c1、所述第三开关sw3和所述第二电容c2构成陷波滤波器，加在解调后的信号后面去除不需要的高频分量，保留所需要的直流和低频信号。
6.如权利要求4所述的基于斩波修调的低温漂带隙基准电路，其特征在于，所述第一斩波器chop1和所述第二斩波器chop2是由cmos组成的传输门四个开关管组成。
7.如权利要求4所述的基于斩波修调的低温漂带隙基准电路，其特征在于，所述带隙基准电压产生电路模块包括：第五电阻r5、第六电阻r6、第七电阻r7、第八电阻r8、第九电阻r9、第九晶体管m9、第十晶体管m10、第十一晶体管m11、第十二晶体管m12、第十三晶体管m13、第十四晶体管m14；其中，
8.如权利要求7所述的基于斩波修调的低温漂带隙基准电路，其特征在于，所述第一晶体管m1、所述第二晶体管m2、所述第三晶体管m3、所述第九晶体管m9、所述第十晶体管m10均为pmos管；所述第四晶体管m4、所述第六晶体管m6、所述第十一晶体管m11、所述第十二晶体管m12、所述第十三晶体管m13、所述第十四晶体管m14均为nmos管；所述第七晶体管m7、所述第八晶体管m8、所述第五晶体管m5均为pnp管。
9.如权利要求8所述的基于斩波修调的低温漂带隙基准电路，其特征在于，所述第七晶体管m7和所述第八晶体管m8的发射极面积之比为1比1。
