本发明涉及半导体，具体涉及一种半导体结构的刻蚀方法和半导体工艺设备。
背景技术：
1、随着鳍式场效应晶体管(fin field-effect transistor，简称fin-fet)的更新迭代，鳍式场效应晶体管的鳍部(fin)的重复周期和关键尺寸不断缩小，导致鳍部图形密集区的浅沟槽隔离结构的沟槽宽度不断缩小、沟槽深宽比不断增大，导致鳍部图形密集区与鳍部图形稀疏区的沟槽深宽比的差距不断增大。因为通常情况下鳍部图形密集区的刻蚀速率小于鳍部图形稀疏区的刻蚀速率，所以，鳍部图形密集区与鳍部图形稀疏区的沟槽深宽比的差距不断增大，又会导致鳍部图形密集区与鳍部图形稀疏区的沟槽深宽的差距不断增大，导致fin-fet具有i-d(isolation-dense)深度微负载问题，导致fin-fet的结构均匀性和性能较差。
2、并且，为了进一步提高fin-fet的性能，通常会在fin-fet的基底中形成以硅(si)材料为沟道材料的n型沟道区和以硅锗(sige)材料为沟道材料的p型沟道区，以形成n型fin-fet和p型fin-fet。但是，因为硅锗材料的刻蚀速率大于硅材料的刻蚀速率，所以，会进一步导致p型沟道区与n型沟道区的沟槽深宽的差距增大，进一步导致fin-fet具有n-p(nmos-pmos)深度微负载问题，进一步导致fin-fet的结构均匀性和性能较差。
技术实现思路
1、本发明公开一种半导体结构的刻蚀方法和半导体工艺设备，以提高fin-fet的结构均匀性和性能。
2、第一方面，本发明公开了一种半导体结构的刻蚀方法，所述半导体结构包括基底以及位于所述基底一侧的掩膜层，所述基底包括第一沟道区和第二沟道区，所述第一沟道区包括p型沟道区，所述第二沟道区包括n型沟道区，所述第一沟道区与所述第二沟道区的基底的材料不同，所述掩膜层包括图形密集区和图形稀疏区，所述图形密集区的图形密度大于所述图形稀疏区的图形密度，所述刻蚀方法包括：执行第一刻蚀步骤，所述第一刻蚀步骤用于利用第一刻蚀气体和第一钝化气体对所述第一沟道区和所述第二沟道区的基底进行刻蚀以形成沟槽；所述第一钝化气体用于与所述第一沟道区的基底反应生成第一副产物，所述第一副产物用于附着在所述第一沟道区的基底表面，以抑制所述第一沟道区的基底的刻蚀速率；执行第二刻蚀步骤，所述第二刻蚀步骤用于利用第二刻蚀气体和第二钝化气体对所述图形密集区和所述图形稀疏区的基底进行刻蚀以形成沟槽；所述第二钝化气体用于与所述基底反应生成第二副产物，所述第二副产物用于附着在所述基底表面，且所述第二副产物在所述图形稀疏区的基底表面的附着量大于所述第二副产物在所述图形密集区的基底表面的附着量，以抑制所述图形稀疏区的基底的刻蚀速率。
3、在一些实施例中，所述执行第二刻蚀步骤之后，还包括：执行第三刻蚀步骤，所述第三刻蚀步骤用于对所述基底进行刻蚀以形成沟槽；所述第三刻蚀步骤中所述基底与所述掩膜层的刻蚀选择比大于所述第二刻蚀步骤或所述第一刻蚀步骤中所述基底与所述掩膜层的刻蚀选择比。
4、在一些实施例中，所述执行第三刻蚀步骤包括：执行第一子刻蚀步骤，所述第一子刻蚀步骤用于利用第三刻蚀气体对所述沟槽内的副产物进行刻蚀，以去除所述沟槽内的副产物；执行第二子刻蚀步骤，所述第二子刻蚀步骤用于利用第四刻蚀气体对所述沟槽的内壁进行处理，以在所述沟槽的内壁表面生成钝化层；执行第三子刻蚀步骤，所述第三子刻蚀步骤用于利用第五刻蚀气体对所述基底进行刻蚀，以使所述沟槽的深度为第一预设深度。
5、在一些实施例中，所述第一沟道区的基底的材料包括硅锗材料，所述第二沟道区的基底的材料包括硅材料。
6、在一些实施例中，所述第一刻蚀气体包括含氟气体、含氯气体、含溴气体、碳氟类气体中的至少一种；所述第一钝化气体包括氢氟碳类气体；和/或，所述第二刻蚀气体包括含氟气体、含氯气体、含溴气体、氢氟碳类气体、碳氟类气体中的至少一种；所述第二钝化气体包括氢氟碳类气体、含硫气体、碳氟类气体、含氧气体中的至少一种。
7、在一些实施例中，所述第一刻蚀气体中的含氟气体至少包括sf6或nf3、含氯气体至少包括cl2、含溴气体至少包括hbr、碳氟类气体至少包括cxfy；所述第一钝化气体中的氢氟碳类气体至少包括chxfy；所述第二刻蚀气体中的含氟气体至少包括sf6或nf3、含氯气体至少包括cl2、含溴气体至少包括hbr、碳氟类气体至少包括cf4、氢氟碳类气体至少包括chf3；所述第二钝化气体中的氢氟碳类气体包括ch2f2或ch3f、含硫气体至少包括cos或so2、碳氟类气体至少包括c4f6或c4f8、含氧气体至少包括o2。
8、在一些实施例中，所述第一刻蚀步骤的工艺气体中所述第一钝化气体的占比大于所述第一刻蚀气体的占比；和/或，所述第二刻蚀步骤的工艺气体中所述第二钝化气体的占比大于所述第一刻蚀气体的占比。
9、在一些实施例中，所述第二刻蚀步骤的下射频功率大于所述第一刻蚀步骤的下射频功率。
10、在一些实施例中，所述第一刻蚀步骤中形成的沟槽的深度小于或等于第二预设深度，所述第二预设深度为所述第一沟道区的基底的材料的厚度和所述第二沟道区的基底的材料的厚度中的最小值。
11、第二方面，本发明公开了一种半导体工艺设备，包括工艺腔室、进气组件、上电极组件、下电极组件和控制器，所述控制器包括至少一个处理器和至少一个存储器，所述存储器中存储有计算机程序，所述计算机程序被所述处理器执行时实现如上任一项所述的刻蚀方法。
12、本发明公开的半导体结构的刻蚀方法和半导体工艺设备，在执行第一刻蚀步骤的过程中，利用第一刻蚀气体和第一钝化气体对基底进行刻蚀，通过使得第一钝化气体与第一沟道区如p型沟道区的基底反应生成第一副产物，并使得第一副产物覆盖第一沟道区如p型沟道区的基底表面，来抑制第一沟道区如p型沟道区的基底的刻蚀速率，来缩小第一沟道区如p型沟道区的基底的刻蚀速率与第二沟道区如n型沟道区的基底的刻蚀速率的差异，从而可以缩小第一沟道区如p型沟道区的沟槽深度与第二沟道区如n型沟道区的沟槽深度的差异，缓解或消除n-p深度微负载问题；在执行第二刻蚀步骤的过程中，利用第二刻蚀气体和第二钝化气体对基底进行刻蚀，通过使得第二钝化气体与基底反应生成第二副产物，并使得第二副产物覆盖基底表面，并使得第二副产物在图形稀疏区的基底表面的附着量大于第二副产物在图形密集区的基底表面的附着量，来抑制图形稀疏区的基底的刻蚀速率，来缩小图形稀疏区的基底的刻蚀速率与图形密集区的基底的刻蚀速率的差异，从而可以在缩小第一沟道区如p型沟道区的沟槽深度与第二沟道区如n型沟道区的沟槽深度的差异的同时，缩小图形稀疏区的沟槽深度与图形密集区的沟槽深度的差异，进而可以在缓解或消除n-p深度微负载问题的同时，缓解或消除i-d深度微负载问题，进而可以提高fin-fet等半导体结构的结构均匀性和性能。
1.一种半导体结构的刻蚀方法，其特征在于，所述半导体结构包括基底和位于所述基底一侧的掩膜层，所述基底包括第一沟道区和第二沟道区，所述第一沟道区包括p型沟道区，所述第二沟道区包括n型沟道区，所述第一沟道区与所述第二沟道区的基底的材料不同，所述掩膜层包括图形密集区和图形稀疏区，所述图形密集区的图形密度大于所述图形稀疏区的图形密度，所述刻蚀方法包括：
2.根据权利要求1所述的刻蚀方法，其特征在于，所述执行第二刻蚀步骤之后，还包括：
3.根据权利要求2所述的刻蚀方法，其特征在于，所述执行第三刻蚀步骤包括：
4.根据权利要求1所述的刻蚀方法，其特征在于，所述第一沟道区的基底的材料包括硅锗材料，所述第二沟道区的基底的材料包括硅材料。
5.根据权利要求4所述的刻蚀方法，其特征在于，所述第一刻蚀气体包括含氟气体、含氯气体、含溴气体、碳氟类气体中的至少一种；所述第一钝化气体包括氢氟碳类气体；和/或，
6.根据权利要求5所述的刻蚀方法，其特征在于，所述第一刻蚀气体中的含氟气体至少包括sf6或nf3、含氯气体至少包括cl2、含溴气体至少包括hbr、碳氟类气体至少包括cxfy；所述第一钝化气体中的氢氟碳类气体至少包括chxfy；
7.根据权利要求5或6所述的刻蚀方法，其特征在于，所述第一刻蚀步骤的工艺气体中所述第一钝化气体的占比大于所述第一刻蚀气体的占比；和/或，所述第二刻蚀步骤的工艺气体中所述第二钝化气体的占比大于所述第一刻蚀气体的占比。
8.根据权利要求4所述的刻蚀方法，其特征在于，所述第二刻蚀步骤的下射频功率大于所述第一刻蚀步骤的下射频功率。
9.根据权利要求1所述的刻蚀方法，其特征在于，所述第一刻蚀步骤中形成的沟槽的深度小于或等于第二预设深度，所述第二预设深度为所述第一沟道区的基底的材料的厚度和所述第二沟道区的基底的材料的厚度中的最小值。
10.一种半导体工艺设备，其特征在于，包括工艺腔室、进气组件、上电极组件、下电极组件和控制器，所述控制器包括至少一个处理器和至少一个存储器，所述存储器中存储有计算机程序，所述计算机程序被所述处理器执行时实现如权利要求1～9中任一项所述的刻蚀方法。
