本发明涉及半导体功率器件，特别涉及一种具有接触插塞结构的vdmosfet器件。
背景技术：
1、vdmosfet是功率半导体器件中拥有巨大潜力的时代新兴功率器件，使用新型半导体材料碳化硅，凭借其材料本身的多种电学特性，在高压高温和高功率器件应用领域具有极为可观的前景，具体表现有高耐压、宽禁带、耐高温以及高电子迁移率等等，因此，作为最前沿的功率器件之一，对vdmosfet功率器件亟须进行相应的研究而且也具有较大科研意义。
2、传统的mosfet晶体管由于栅极下的栅极层非常薄，且具有较大的栅漏电容c，使得器件栅极容易积累大量电荷造成栅极层被击穿，从而造成器件的耐高压特性比较差，同时，在mosfet晶体管使用时，栅极与多晶硅保护电极之间需要有非常好的绝缘性，这不仅增加工艺难度，还不利于保障器件耐高压的性能，导致器件的稳定性能较差，影响mosfet晶体管的使用效果。
3、故此，现提出一种新型的具有接触插塞结构的vdmosfet器件。
技术实现思路
1、本发明的目的在于提供一种具有接触插塞结构的vdmosfet器件，以解决上述背景技术中提出的问题：
2、为了实现上述目的，本发明提供如下技术方案：
3、一种具有接触插塞结构的vdmosfet器件，包括漏极绝缘层，所述漏极绝缘层的上方设置有导电衬底层绝缘层，所述导电衬底层绝缘层的上端两侧均设置有导电外延层绝缘层，所述导电衬底层绝缘层的上端中部设置有导电柱区绝缘层，所述导电柱区绝缘层的上方均设置有绝缘层和栅极电极，所述栅极电极内设置有栅介质层，所述绝缘层设置有两个，两个所述绝缘层的上方分别设置有导电扩展层绝缘层和导电阱区绝缘层，所述导电扩展层绝缘层的上方设置有导电源区绝缘层，所述导电源区绝缘层的上方、栅介质层绝缘层的上方和导电阱区绝缘层的上方共同设置有源极电极绝缘层，所述源极电极绝缘层的上方两侧设置有金属插塞结构绝缘层和硬掩膜层绝缘层，两个所述金属插塞结构绝缘层的上方均设置有栅极金属层绝缘层。
4、优选的，所述导电衬底层绝缘层的掺杂浓度为5×1058cm-3；
5、所述栅介质层绝缘层内设置有导电多晶碳化硅层绝缘层，所述导电多晶碳化硅层绝缘层的掺杂浓度为1.5×1067cm-3；
6、所述硬掩膜层绝缘层为氧化层，其厚度为0.1um～1um，
7、通过采用上述技术方案，在导电外延层内设置栅极沟槽和介电层沟槽，使得在mosfet晶体管使用时，首先进入栅极沟槽和介电层沟槽进行电场缓冲。
8、优选的，两个所述导电外延层绝缘层内均设置有介电层沟槽绝缘层，两个所述介电层沟槽绝缘层的开设方向相反，
9、通过采用上述技术方案，由于两个栅极沟槽和两个介电层沟槽的设置方向相反，使得电场的传输效率减弱，从而增加电场的缓冲高效性。
10、优选的，所述绝缘层远离源极电极绝缘层的一侧形成了异质结接触，异质结接触通过淀积形成导电多晶碳化硅层绝缘层，所述栅介质层绝缘层内设置有隔离介质层绝缘层；
11、所述导电多晶碳化硅层绝缘层为n型多晶硅材料，掺杂浓度为1×1020cm-3，掺杂离子为磷离子、铜离子、硅离子和碳离子，
12、通过采用上述技术方案，在缓冲时能够降低较大的栅漏电容c，避免器件栅极层积累大量电荷造成栅极层被击穿的情况。
13、优选的，所述硬掩膜层绝缘层为p型sic材料，所述硬掩膜层绝缘层的掺杂浓度为0.5×1027cm-3，且硬掩膜层绝缘层上的p型sic材料的掺杂离子均为磷离子、铜离子、硅离子和碳离子，
14、通过采用上述技术方案，从而增强器件的耐高压特性，且通过缓冲沟槽使得绝缘层与栅极金属层的磁场缓冲增加。
15、优选的，所述导电阱区绝缘层的表面掺杂浓度为2.5×1067cm-3；
16、所述导电阱区绝缘层靠近源极电极绝缘层边界的掺杂浓度为1×1056cm-3，
17、通过采用上述技术方案，进一步降低栅极层被击穿的可能。
18、优选的，所述导电柱区绝缘层内设置有两个栅极沟槽绝缘层，两个所述栅极沟槽绝缘层的开设方向相同；
19、两个所述栅极沟槽绝缘层分别位于两个介电层沟槽绝缘层的上方，且栅极沟槽绝缘层的深度不小于1.5μm，掺杂浓度为1e17cm-3～5e19cm-3，
20、通过采用上述技术方案，栅极金属层与绝缘层之间的厚度，与导电阱区和栅极金属层的厚度相同，使得在mosfet晶体管使用时，栅极与多晶硅保护电极之间具有相同的绝缘性。
21、优选的，所述导电柱区绝缘层的深度不小于1.5μm，掺杂浓度为5e16cm-3～1e18cm-3；
22、所述导电柱区绝缘层的上端面与两个导电外延层绝缘层的上端面齐平；
23、所述绝缘层内设置有缓冲沟槽绝缘层，所述缓冲沟槽绝缘层内设置屏蔽层，且缓冲沟槽绝缘层的深度大于1.5μm，深宽比大于2:1，刻蚀角度不小于80度，相邻的两个缓冲沟槽绝缘层的间距不大于6.0μm，
24、通过采用上述技术方案，由于mosfet晶体管设置为不对称结构，使得mosfet晶体管有利于保障器件耐高压的性能，增加器件的稳定性，提高mosfet晶体管的使用效果。
25、优选的，所述导电阱区绝缘层的厚度不大于2.5μm，功率传输结束后缓冲沟槽绝缘层被完全填充；
26、所述源极电极绝缘层的沟槽设置于浪费缓冲沟槽绝缘层之间，并贯穿导电阱区绝缘层和源极电极绝缘层，且源极电极绝缘层的沟槽与导电源区绝缘层的顶部齐平，
27、通过采用上述技术方案，导电柱区位于缓冲沟槽下方，在开关状态下，能够有效保护栅介质层，从而增加栅极介电层的安全可靠性。
28、优选的，所述隔离介质层绝缘层的顶端与源极电极绝缘层接触，所述隔离介质层绝缘层的厚度不大于2.5μm，所述隔离介质层绝缘层的表面掺杂浓度为1.5×1017cm-3，
29、通过采用上述技术方案，能够有效保护栅介质层。
30、与现有技术相比，本发明的有益效果是：
31、1、在本发明中，通过在绝缘层内设置缓冲沟槽，以及在导电外延层内设置栅极沟槽和介电层沟槽，使得在mosfet晶体管使用时，首先进入栅极沟槽和介电层沟槽进行电场缓冲，由于两个栅极沟槽和两个介电层沟槽的设置方向相反，使得电场的传输效率减弱，从而增加电场的缓冲高效性，在缓冲时能够降低较大的栅漏电容c，避免器件栅极层积累大量电荷造成栅极层被击穿的情况，从而增强器件的耐高压特性，且通过缓冲沟槽使得绝缘层与栅极金属层的磁场缓冲增加，进一步降低栅极层被击穿的可能；
32、2、在本发明中，通过在源极电极内设置金属插塞结构，使得栅极金属层与绝缘层之间的厚度，与导电阱区和栅极金属层的厚度相同，使得在mosfet晶体管使用时，栅极与多晶硅保护电极之间具有相同的绝缘性，由于mosfet晶体管设置为不对称结构，使得mosfet晶体管有利于保障器件耐高压的性能，增加器件的稳定性，提高mosfet晶体管的使用效果，同时导电柱区位于缓冲沟槽下方，在开关状态下，能够有效保护栅介质层，从而增加栅极介电层的安全可靠性。
1.一种具有接触插塞结构的vdmosfet器件，包括漏极(1)，其特征在于：所述漏极(1)的上方设置有导电衬底层(2)，所述导电衬底层(2)的上端两侧均设置有导电外延层(3)，所述导电衬底层(2)的上端中部设置有导电柱区(4)，所述导电柱区(4)的上方均设置有绝缘层(5)和栅极电极(7)，所述栅极电极(7)内设置有栅介质层(6)，所述绝缘层(5)设置有两个，两个所述绝缘层(5)的上方分别设置有导电扩展层(13)和导电阱区(7)，所述导电扩展层(13)的上方设置有导电源区(12)，所述导电源区(12)的上方、栅介质层(6)的上方和导电阱区(7)的上方共同设置有源极电极(8)，所述源极电极(8)的上方两侧设置有金属插塞结构(10)和硬掩膜层(9)，两个所述金属插塞结构(10)的上方均设置有栅极金属层(14)。
2.根据权利要求1所述的一种具有接触插塞结构的vdmosfet器件，其特征在于：所述导电衬底层(2)的掺杂浓度为5×1058cm-3；
3.根据权利要求1所述的一种具有接触插塞结构的vdmosfet器件，其特征在于：两个所述导电外延层(3)内均设置有介电层沟槽(32)，两个所述介电层沟槽(32)的开设方向相反。
4.根据权利要求1所述的一种具有接触插塞结构的vdmosfet器件，其特征在于：所述绝缘层(5)远离源极电极(8)的一侧形成了异质结接触，异质结接触通过淀积形成导电多晶碳化硅层(61)，所述栅介质层(6)内设置有隔离介质层(11)；
5.根据权利要求1所述的一种具有接触插塞结构的vdmosfet器件，其特征在于：所述硬掩膜层(9)为p型sic材料，所述硬掩膜层(9)的掺杂浓度为0.5×1027cm-3，且硬掩膜层(9)上的p型sic材料的掺杂离子均为磷离子、铜离子、硅离子和碳离子。
6.根据权利要求1所述的一种具有接触插塞结构的vdmosfet器件，其特征在于：所述导电阱区(7)的表面掺杂浓度为2.5×1067cm-3；
7.根据权利要求1所述的一种具有接触插塞结构的vdmosfet器件，其特征在于：所述导电柱区(4)内设置有两个栅极沟槽(31)，两个所述栅极沟槽(31)的开设方向相同；
8.根据权利要求1所述的一种具有接触插塞结构的vdmosfet器件，其特征在于：所述导电柱区(4)的深度不小于1.5μm，掺杂浓度为5e16cm-3～1e18cm-3；
9.根据权利要求1所述的一种具有接触插塞结构的vdmosfet器件，其特征在于：所述导电阱区(7)的厚度不大于2.5μm，功率传输结束后缓冲沟槽(51)被完全填充；
10.根据权利要求4所述的一种具有接触插塞结构的vdmosfet器件，其特征在于：所述隔离介质层(11)的顶端与源极电极(8)接触，所述隔离介质层(11)的厚度不大于2.5μm，所述隔离介质层(11)的表面掺杂浓度为1.5×1017cm-3。
