本发明涉及显示，尤其涉及一种移位寄存器及其驱动方法、显示装置。
背景技术：
1、随着显示技术的不断发展，显示产品的应用领域越来越广泛，人们对显示产品的显示质量要求越来越高。为了更好的实现窄边框显示产品，显示产品中采用了goa(英文：gate on array)技术，即将栅极驱动电路直接制作在阵列基板上，通过栅极驱动电路包括的各级移位寄存器单元驱动显示区域的子像素行，从而实现显示产品的显示功能。但是，现有的移位寄存器单元输出的栅极驱动信号的稳定性较差，如何提高移位寄存器单元输出的栅极驱动信号的稳定性，成为亟待解决的技术问题。
技术实现思路
1、本发明的目的在于提供一种移位寄存器及其驱动方法、显示装置，用于提高移位寄存器单元输出的栅极驱动信号的稳定性。
2、为了实现上述目的，本发明提供如下技术方案：
3、本发明的第一方面提供一种移位寄存器，包括：
4、第一输出子电路，分别与栅极驱动信号输出端、第一时钟信号输入端和第一输出节点耦接，用于在所述第一输出节点的电位的控制下，控制导通或断开所述栅极驱动信号输出端和所述第一时钟信号输入端之间的电连接；
5、第一输出节点控制子电路，分别与第一节点、第二节点、所述第一输出节点和第一电平信号输入端耦接，用于在所述第一电平信号输入端输入的第一电平信号的控制下，控制导通或断开所述第一节点和所述第一输出节点之间的电连接；还用于在所述第二节点的电位的控制下，控制导通或断开所述第一输出节点与所述第一电平信号输入端之间的电连接；
6、第一级联控制子电路，分别与级联信号输出端、第二时钟信号输入端和所述第二节点耦接，用于在所述第二节点的电位的控制下，控制导通或断开所述第二时钟信号输入端和所述级联信号输出端之间的电连接；
7、第一隔离控制子电路，用于控制导通或断开所述第一节点和所述第二节点之间的电连接。
8、可选的，还包括：
9、第二输出子电路，分别与所述栅极驱动信号输出端、第二电平信号输入端和第二输出节点耦接，用于在所述第二输出节点的电位的控制下，控制导通或断开所述栅极驱动信号输出端和所述第二电平信号输入端之间的电连接；
10、第四节点控制子电路，分别与所述第一节点、第四节点、第五节点和第三电平信号输入端耦接，所述第四节点控制子电路还与第四时钟信号输入端或者第二时钟信号输入端耦接，用于在所述第一节点的电位的控制下，控制导通或断开所述第四节点和所述第三电平信号输入端之间的电连接；用于根据所述第四节点的电位控制所述第五节点的电位；
11、所述第四节点控制子电路还用于：在所述第五节点的电位的控制下，控制导通或断开所述第四节点和所述第四时钟信号输入端之间的电连接；或者，在所述第五节点的电位的控制下，控制导通或断开所述第四节点和所述第二时钟信号输入端之间的电连接；
12、第二输出节点控制子电路，分别与所述第二输出节点和所述第五节点耦接，用于在所述第五节点的电位的控制下，控制导通或断开所述第二输出节点和所述第五节点之间的电连接。
13、可选的，还包括：
14、第二隔离控制子电路，分别与第一电平信号输入端、第二输出节点和第六节点耦接，用于在所述第一电平信号输入端输入的第一电平信号的控制下，控制导通或断开所述第二输出节点和所述第六节点之间的电连接；
15、第三隔离控制子电路，分别与第一电平信号输入端、第五节点和第七节点耦接，用于在所述第一电平信号输入端输入的第一电平信号的控制下，控制导通或断开所述第五节点和所述第七节点之间的电连接；
16、第二输入子电路，分别与第三时钟信号输入端、第六节点、第七节点和输入节点耦接；用于在所述第三时钟信号输入端输入的第三时钟信号的控制下，控制导通或断开所述第六节点和所述输入节点之间的电连接，以及用于在所述第三时钟信号输入端输入的第三时钟信号的控制下，控制导通或断开所述第七节点和所述输入节点之间的电连接。
17、可选的，所述输入节点与所述第一电平信号输入端直接耦接；所述移位寄存器还包括：
18、第六节点控制子电路，分别与第一节点、第三时钟信号输入端和第六节点耦接，用于在所述第一节点的电位的控制下，控制导通或断开所述第三时钟信号输入端和第六节点之间的电连接；
19、第七节点控制子电路，分别与第一节点、第三时钟信号输入端和第七节点耦接，用于在所述第一节点的电位的控制下，控制导通或断开所述第三时钟信号输入端和第七节点之间的电连接。
20、可选的，还包括：
21、第一输入节点控制子电路，分别与起始信号输入端、第三电平信号输入端和输入节点耦接，用于在所述起始信号输入端输入的起始信号的控制下，控制导通或断开所述第三电平信号输入端和所述输入节点之间的电连接；
22、第二输入节点控制子电路，分别与第八节点、第一电平信号输入端和输入节点耦接，用于在第八节点的电位的控制下，控制导通或断开所述第一电平信号输入端和所述输入节点之间的电连接；
23、第八节点控制子电路，分别与第三时钟信号输入端、起始信号输入端、第八节点和第三电平信号输入端耦接，用于在根据所述第三时钟信号输入端输入的第三时钟信号，控制所述第八节点的电位，还用于在所述起始信号输入端输入的起始信号的控制下，控制导通或断开所述第三电平信号输入端和所述第八节点之间的电连接。
24、可选的，所述输入节点与所述第一电平信号输入端直接耦接；所述移位寄存器还包括：
25、第六节点控制子电路，分别与第一节点、第三电平信号输入端和第六节点耦接，用于在所述第一节点的电位的控制下，控制导通或断开所述第三电平信号输入端和第六节点之间的电连接；
26、第七节点控制子电路，分别与第一节点、第三电平信号输入端和第七节点耦接，用于在所述第一节点的电位的控制下，控制导通或断开所述第三电平信号输入端和第七节点之间的电连接；
27、耦合子电路，所述第二输入子电路与第九节点耦接，所述第九节点通过所述耦合子电路与所述第三时钟信号输入端耦接；
28、第九节点控制子电路，分别与第九节点、起始信号输入端和第三电平信号输入端耦接，用于在所述起始信号输入端输入的起始信号的控制下，控制导通或断开所述第三电平信号输入端和所述第九节点之间的电连接。
29、可选的，还包括
30、第一输入子电路，分别与起始信号输入端、第三时钟信号输入端和所述第一节点耦接，用于在所述第三时钟信号输入端输入的第三时钟信号的控制下，控制导通或断开所述起始信号输入端与所述第一节点之间的电连接。
31、可选的，还包括：
32、第一节点控制子电路，分别与第一节点、第六节点、第三电平信号输入端、第二时钟信号输入端耦接，用于在所述第六节点的电位和所述第二时钟信号输入端输入的第二时钟信号的共同控制下，控制导通或断开所述第一节点与所述第三电平信号输入端之间的电连接。
33、可选的，还包括：
34、第二级联控制子电路，分别与第六节点、级联信号输出端和第三电平信号输入端耦接，用于在所述第六节点的电位的控制下，控制导通或断开所述级联信号输出端和所述第三电平信号输入端之间的电连接；还用于根据所述第三电平信号输入端输入的第三电平信号控制所述第六节点的电位。
35、可选的，所述第一输出子电路包括第十一晶体管，所述第十一晶体管的栅极与所述第一输出节点耦接，所述第十一晶体管的第一极与所述第一时钟信号输入端耦接，所述第十一晶体管的第二极与所述栅极驱动信号输出端耦接；
36、所述第一输出节点控制子电路包括第十六晶体管和第十九晶体管，所述第十六晶体管的栅极与所述第一电平信号输入端耦接，所述第十六晶体管的第一极与所述第一节点耦接，所述第十六晶体管的第二极与所述第一输出节点耦接；所述第十九晶体管的栅极与所述第二节点耦接，所述第十九晶体管的第一极与所述第一电平信号输入端耦接，所述第十九晶体管的第二极与所述第一输出及节点耦接；
37、所述第一级联控制子电路包括第八晶体管和第二电容，所述第八晶体管的栅极与所述第二节点耦接，所述第八晶体管的第一极与所述第二时钟信号输入端耦接，所述第八晶体管的第二极与所述级联信号输出端耦接；所述第二电容的第一端与所述级联信号输出端耦接，所述第二电容的第二端与所述第二节点耦接；
38、所述第一隔离控制子电路包括第六晶体管，所述第六晶体管的栅极与所述第一电平信号输入端耦接，所述第六晶体管的第一极与所述第一节点耦接，所述第六晶体管的第二极与所述第二节点耦接。
39、可选的，所述第二输出子电路包括第十晶体管，所述第十晶体管的栅极与所述第二输出节点耦接，所述第十晶体管的第一极与所述第二电平信号输入端耦接，所述第十晶体管的第二极与所述栅极驱动信号输出端耦接；
40、所述第四节点控制子电路包括第十二晶体管、第十三晶体管和第三电容耦接；所述第十二晶体管的栅极与所述第五节点耦接，所述第十二晶体管的第一极与所述第四时钟信号输入端或者所述第二时钟信号输入端耦接，所述第十二晶体管的第二极与所述第四节点耦接；第十三晶体管的栅极与所述第一节点耦接，所述第十三晶体管的第一极与所述第三电平信号输入端耦接，所述第十三晶体管的第二极与所述第四节点耦接；所述第三电容的第一端与所述第四节点耦接，所述第三电容的第二端与所述第五节点耦接；
41、所述第二输出节点控制子电路包括第十四晶体管，所述第十四晶体管的栅极与所述第五节点耦接，所述第十四晶体管的第一极与所述第五节点耦接，所述第十四晶体管的第二极与所述第二输出节点耦接。
42、可选的，所述第二隔离控制子电路包括第九晶体管，所述第九晶体管的栅极与所述第一电平信号输入端耦接，所述第九晶体管的第一极与所述第六节点耦接，所述第九晶体管的第二极与所述第二输出节点耦接；
43、所述第三隔离控制子电路包括第十五晶体管，所述第十五晶体管的栅极与所述第一电平信号输入端耦接，所述第十五晶体管的第一极与所述第七节点耦接，所述第十五晶体管的第二极与所述第五节点耦接；
44、所述第二输入子电路包括第二晶体管和第十七晶体管，所述第二晶体管的栅极与所述第三时钟信号输入端耦接，所述第二晶体管的第一极与所述第一电平信号输入端耦接，所述第二晶体管的第二极与所述第六节点耦接；所述第十七晶体管的栅极与所述第三时钟信号输入端耦接，所述第十七晶体管的第一极与所述第一电平信号输入端耦接，所述第十七晶体管的第二极与所述第七节点耦接。
45、可选的，所述第六节点控制子电路包括第三晶体管，所述第三晶体管的栅极与所述第一节点耦接，所述第三晶体管的第一极与所述第三时钟信号输入端耦接，所述第三晶体管的第二极与所述第六节点耦接；
46、所述第七节点控制子电路包括第十八晶体管，所述第十八晶体管的栅极与所述第一节点耦接，所述第十八晶体管的第一极与所述第三时钟信号输入端耦接，所述第十八晶体管的第二极与所述第七节点耦接。
47、可选的，所述第一输入节点控制子电路包括第二十晶体管，所述第二十晶体管的栅极与所述起始信号输入端耦接，所述第二十晶体管的第一极与所述第三电平信号输入端耦接，所述第二十晶体管的第二极与所述输入节点耦接；
48、所述第二输入节点控制子电路包括第二十一晶体管，所述第二十一晶体管的栅极与所述第八节点耦接，所述第二十一晶体管的第一极与所述第一电平信号输入端耦接，所述第二十一晶体管的第二极与所述输入节点耦接；
49、所述第八节点控制子电路包括第二十二晶体管和第四电容，所述第二十二晶体管的栅极与所述起始信号输入端耦接，所述第二十二晶体管的第一极与所述第三电平信号输入端耦接，所述第二十二晶体管的第二极与所述第八节点偶耦接；所述第四电容的第一端与所述第三时钟信号输入端耦接，所述第四电容的第二端与所述第八节点耦接。
50、可选的，所述第六节点控制子电路包括第三晶体管，所述第三晶体管的栅极与所述第一节点耦接，所述第三晶体管的第一极与所述第三电平信号输入端耦接，所述第三晶体管的第二极与所述第六节点耦接；
51、所述第七节点控制子电路包括第十八晶体管，所述第十八晶体管的栅极与所述第一节点耦接，所述第十八晶体管的第一极与所述第三电平信号输入端耦接，所述第十八晶体管的第二极与所述第七节点耦接；
52、所述耦合子电路包括第五电容，所述第五电容的第一端与所述第三时钟信号输入端耦接，所述第五电容的第二端与所述第九节点耦接；
53、所述第九节点控制子电路包括第二十三晶体管，所述第二十三晶体管的栅极与所述起始信号输入端耦接，所述第二十三晶体管的第一极与所述第三电平信号输入端耦接，所述第二十三晶体管的第二极与所述第九节点耦接。
54、可选的，所述第一输入子电路包括第一晶体管，所述第一晶体管的栅极与所述第三时钟信号输入端耦接，所述第一晶体管的第一极与所述起始信号输入端耦接，所述第一晶体管的第二极与所述第一节点耦接。
55、可选的，所述第一节点控制子电路包括第四晶体管和第五晶体管，所述第四晶体管的栅极与所述第六节点耦接，所述第四晶体管的第一极与所述第三电平信号输入端耦接，所述第四晶体管的第二极与所述第五晶体管的第一极耦接；所述第五晶体管的栅极与所述第二时钟信号输入端耦接，所述第五晶体管的第二极与所述第一节点耦接。
56、可选的，所述第二级联控制子电路包括第七晶体管和第一电容，所述第七晶体管的栅极与所述第六节点耦接，所述第七晶体管的第一极与所述第三电平信号输入端耦接，所述第七晶体管的第二极与所述级联信号输出端耦接；所述第一电容的第一端与所述第三电平信号输入端耦接，所述第一电容的第二端与所述第六节点耦接。
57、基于上述移位寄存器的技术方案，本发明的第二方面提供一种移位寄存器的驱动方法，应用于上述移位寄存器，所述驱动方法包括：
58、第一输出子电路在所述第一输出节点的电位的控制下，控制导通或断开所述栅极驱动信号输出端和所述第一时钟信号输入端之间的电连接；
59、第一输出节点控制子电路在所述第一电平信号输入端输入的第一电平信号的控制下，控制导通或断开所述第一节点和所述第一输出节点之间的电连接；还在所述第二节点的电位的控制下，控制导通或断开所述第一输出节点与所述第一电平信号输入端之间的电连接；
60、第一级联控制子电路在所述第二节点的电位的控制下，控制导通或断开所述第二时钟信号输入端和所述级联信号输出端之间的电连接，还根据所述级联信号输出端输出的级联信号，控制所述第二节点的电位；
61、第一隔离控制子电路在所述第一电平信号的控制下，控制导通所述第一节点和所述第二节点之间的电连接。
62、可选的，所述驱动方法还包括：
63、第二输出子电路在所述第二输出节点的电位的控制下，控制导通或断开所述栅极驱动信号输出端和所述第二电平信号输入端之间的电连接；
64、第四节点控制子电路在所述第一节点的电位的控制下，控制导通或断开所述第四节点和所述第三电平信号输入端之间的电连接；还根据所述第四节点的电位控制所述第五节点的电位；
65、所述第四节点控制子电路还在所述第五节点的电位的控制下，控制导通或断开所述第四节点和所述第四时钟信号输入端之间的电连接；或者，在所述第五节点的电位的控制下，控制导通或断开所述第四节点和所述第二时钟信号输入端之间的电连接；
66、第二输出节点控制子电路在所述第五节点的电位的控制下，控制导通或断开所述第二输出节点和所述第五节点之间的电连接。
67、基于上述移位寄存器的技术方案，本发明的第三方面提供一种显示装置，包括上述移位寄存器。
68、本发明提供的技术方案中，在所述第二节点的电位控制导通所述级联信号输出端和第二时钟信号输入端的情况下，所述第二时钟信号输入端输入的第二时钟信号，会传输至所述级联信号输出端，进而会对所述第二节点的电位产生影响。由于第二节点的电位能够控制导通或断开所述第一输出节点与所述第一电平信号输入端之间的电连接，因此，当所述第二节点的电位在受到影响的情况下，电位变得更低时，能够更好的控制导通所述第一输出节点与所述第一电平信号输入端之间的电连接，将所述第一输出节点的电位控制在有效电位，该有效电位能够导通所述栅极驱动信号输出端和所述第一时钟信号输入端之间的电连接，使栅极驱动信号输出端的信号与所述第一时钟信号输入端输入的信号保持一致，保证栅极驱动信号输出端输出的信号稳定性。
69、当所述第二节点的电位在受到影响的情况下，电位变得更高时，在所述第一隔离控制子电路的控制下，所述第一节点的电位受到影响，由于此时所述第一输出节点控制子电路能够在所述第一电平信号输入端输入的第一电平信号的控制下，控制断开所述第一节点和所述第一输出节点之间的电连接，因此，使得所述第一输出节点的电位能够避免受到第一节点的电位的影响，所述第一输出节点能够继续保持原有的状态，保持所述第一输出节点对第一输出子电路的控制状态，从而更好的维持了栅极驱动信号输出端输出的信号稳定。
1.一种移位寄存器，其特征在于，包括：
2.根据权利要求1所述的移位寄存器，其特征在于，还包括：
3.根据权利要求2所述的移位寄存器，其特征在于，还包括：
4.根据权利要求3所述的移位寄存器，其特征在于，所述输入节点与所述第一电平信号输入端直接耦接；所述移位寄存器还包括：
5.根据权利要求3所述的移位寄存器，其特征在于，还包括：
6.根据权利要求3所述的移位寄存器，其特征在于，所述输入节点与所述第一电平信号输入端直接耦接；所述移位寄存器还包括：
7.根据权利要求4～6中任一项所述的移位寄存器，其特征在于，还包括第一输入子电路，分别与起始信号输入端、第三时钟信号输入端和所述第一节点耦接，用于在所述第三时钟信号输入端输入的第三时钟信号的控制下，控制导通或断开所述起始信号输入端与所述第一节点之间的电连接。
8.根据权利要求4～6中任一项所述的移位寄存器，其特征在于，还包括：
9.根据权利要求4～6中任一项所述的移位寄存器，其特征在于，还包括：
10.根据权利要求1所述的移位寄存器，其特征在于，
11.根据权利要求2所述的移位寄存器，其特征在于，
12.根据权利要求3所述的移位寄存器，其特征在于，
13.根据权利要求4所述的移位寄存器，其特征在于，
14.根据权利要求5所述的移位寄存器，其特征在于，
15.根据权利要求6所述的移位寄存器，其特征在于，
16.根据权利要求7所述的移位寄存器，其特征在于，
17.根据权利要求8所述的移位寄存器，其特征在于，
18.根据权利要求9所述的移位寄存器，其特征在于，
19.一种移位寄存器的驱动方法，其特征在于，应用于如权利要求1～18中任一项所述的移位寄存器，所述驱动方法包括：
20.根据权利要求19所述的移位寄存器的驱动方法，其特征在于，所述驱动方法还包括：
21.一种显示装置，其特征在于，包括如权利要求1～18中任一项所述的移位寄存器。
