背景技术：
1、在本发明的一些实施例中，本发明涉及一种可调整时钟发生器电路，用于提供时钟信号并使集成电路(integrated circuit，ic)或cpu内核的供电电压最小化，更具体地，涉及一种具有可配置延迟路径的振荡器电路，但不排他地，涉及一种特定振荡器电路。
技术实现思路
1、本发明的目的是提供一种装置、一种系统、一种计算机程序产品和一种方法，所述装置、系统、计算机程序产品和方法涉及一种可调整时钟发生器，用于使集成电路或cpu内核的供电电压最小化，更具体地，涉及一种具有可配置延迟路径的振荡器电路，但不排他地，涉及一种特定振荡器电路。
2、一种时钟发生器电路，包括：门，具有电连接到另一时钟发生器电路的第一延迟路径电路的输出的第一输入和电连接到第二延迟路径电路的输出的第二输入；使能电路，具有电连接到所述门的输出的至少一个输入；锁存电路，包括：复位(r)，具有连接到第三延迟路径电路的输出的输入，置位(s)，具有连接到所述使能电路的输出的输入，反相q输出，连接到反相器的输入，所述反相器的输出连接到所述第三延迟路径电路的输入，所述反相器的所述输出提供所述时钟发生器电路的时钟脉冲输出(cp)信号，q输出，连接到所述第二延迟路径电路的反相输入；所述门合并所述第一输入与所述第二输入，以响应于所述第一路径电路或所述第二路径电路的最慢延迟路径来调整所述时钟脉冲输出(cp)信号的频率。
3、所述使能电路可以包括：反相器，所述反相器包括使能输入(en)；或门，包括连接到所述复位(r)的输入和来自所述反相器的所述输出的另一输入；或非门，包括来自所述或门的所述输出的输入和所述使能电路的所述至少一个输入。
4、所述时钟信号输出(cp)的所述频率可以是可响应于集成电路的不同位置中的电源扰动而调整的。所述门可以是与非门。所述第一延迟路径电路可以相对于所述第二延迟路径电路和所述第三延迟路径电路的位置位于所述集成电路的另一区域中。所述第二延迟路径电路和所述第三延迟路径电路的输出在锁存器的所述复位和置位输入处解耦，以使得能够在所述频率的每个周期调整所述时钟脉冲输出(cp)信号。所述时钟脉冲输出(cp)信号的所述频率可以通过所述集成电路中的缓动操作单元降低。所述时钟脉冲输出(cp)信号的所述频率可以响应于用户机器接口信号而调整。所述时钟脉冲输出(cp)信号的所述频率可以通过所述集成电路中的所述缓动操作单元的宏请求降低。
5、一种用于建立时钟发生器电路的频率的方法，包括：将另一时钟发生器电路的第一延迟路径电路的第一输出与所述时钟发生器电路的第二延迟路径电路的第二输出合并。所述合并确定所述第一延迟路径电路或所述第二延迟路径电路中哪个延迟较慢。响应于所述合并调整所述时钟脉冲输出(cp)信号的频率。
6、所述第一延迟路径电路可以相对于所述时钟发生器电路的所述第二延迟路径电路和第三延迟路径电路的位置位于所述集成电路的另一区域中。所述合并可以响应于集成电路的不同位置中的电源扰动。所述时钟发生器电路的所述第二延迟路径电路和所述第三延迟路径电路可以响应于所述时钟脉冲输出(cp)信号的所述频率的所述调整而解耦。响应于所述时钟脉冲输出(cp)信号的所述频率的所述调整，可以在所述集成电路的不同位置启用电路保护带。所述时钟脉冲输出(cp)信号的所述频率的所述调整可以从所述时钟脉冲输出(cp)信号的一个时钟周期变化到下一个时钟周期，以便于所述集成电路的跳频和高效速度调试。当所述集成电路中的缓动操作单元开启时，可以降低所述时钟脉冲输出(cp)信号的所述频率。
7、所述将另一时钟发生器电路的第一延迟路径电路的输出与所述时钟发生器电路的第二延迟路径电路的第二输出合并可以消除所述时钟发生器电路对所述集成电路中的多个电压-频率(voltage-frequency，v-f)操作点的感测。从而避免了所述时钟发生器电路在所述集成电路中的所述电压-频率(voltage-frequency，v-f)操作点之间切换。所述将另一时钟发生器电路的第一延迟路径电路与时钟发生器电路的第二延迟路径电路的第二输出合并可以通过将第一输出与第二输出进行逻辑“与非”操作来实现。合并可以从第一路径电路或第二路径电路中获得最慢的延迟路径。
8、根据一个方面，一种工艺速度、电压和温度(process speed,voltage andtemperature，pvt)响应时钟发生器，在跨ic宏的多个位置实现，以生成瞬时可变周期时间时钟信号。控制瞬时可变周期时间时钟信号的平均频率以满足目标。提供所述目标，使得所述目标不会超过pvt时钟发生器的先前校准值，以响应ic的计时宏的供电电压、温度和工艺相关的最大工作频率。如果提供的目标超过无误操作周期时间，则pvt响应时钟发生器将发出信号，以向ic的电源控制器指示这一点。电源系统应增加供电，以允许pvt响应时钟发生器实现目标，并且永不超过无误操作限值。
9、上述和其它目的通过独立权利要求请求保护的特征实现。其它实现方式在从属权利要求、说明书和附图中显而易见。
10、除非另有定义，否则本文所使用的所有技术和/或科学术语的含义与本发明所属领域的普通技术人员所公知的含义相同。虽然与本文描述的方法和材料类似或等效的方法和材料可以用于本发明的实施例的实践或测试，但下文描述了示例性方法和/或材料。如有冲突，以本专利说明书(包括定义)为准。此外，这些材料、方法和示例仅是说明性的，并不一定具有限制性。
1.一种时钟发生器电路，其特征在于，包括：
2.根据权利要求1所述的时钟发生器电路，其特征在于，所述使能电路包括：
3.根据上述权利要求中任一项所述的时钟发生器电路，其特征在于，所述时钟信号输出(cp)的所述频率可响应于集成电路的不同位置中的电源扰动而调整。
4.根据上述权利要求中任一项所述的时钟发生器电路，其特征在于，所述门是与非门。
5.根据上述权利要求中任一项所述的时钟发生器电路，其特征在于，所述第一延迟路径电路相对于所述第二延迟路径电路和所述第三延迟路径电路的位置位于所述集成电路的另一区域中。
6.根据上述权利要求中任一项所述的时钟发生器电路，其特征在于，所述第二延迟路径电路和所述第三延迟路径电路的输出在锁存器的所述复位和置位输入处解耦，以使得能够在所述频率的每个周期调整所述时钟脉冲输出(cp)信号。
7.根据上述权利要求中任一项所述的时钟发生器电路，其特征在于，所述时钟脉冲输出(cp)信号的所述频率通过所述集成电路中的缓动操作单元降低。
8.根据上述权利要求中任一项所述的时钟发生器电路，其特征在于，所述时钟脉冲输出(cp)信号的所述频率响应于用户机器接口信号而调整。
9.根据上述权利要求中任一项所述的时钟发生器电路，其特征在于，所述时钟脉冲输出(cp)信号的所述频率通过所述集成电路中的所述缓动操作单元的宏请求降低。
10.一种用于建立时钟发生器电路的频率的方法，其特征在于，包括：
11.根据权利要求10所述的方法，其特征在于，所述第一延迟路径电路相对于所述时钟发生器电路的所述第二延迟路径电路和第三延迟路径电路的位置位于所述集成电路的另一区域中，其中，所述合并响应于集成电路的不同位置中的电源扰动。
12.根据上述方法权利要求中任一项所述的方法，其特征在于，还包括：
13.根据上述方法权利要求中任一项的所述的方法，其特征在于，还包括：
14.根据上述方法权利要求中任一项所述的方法，其特征在于，所述调整从所述时钟脉冲输出(cp)信号的一个时钟周期变化到下一个时钟周期，便于所述集成电路的跳频和高效速度调试。
15.根据上述方法权利要求中任一项所述的方法，其特征在于，当所述集成电路中的缓动操作单元开启时，降低所述时钟脉冲输出(cp)信号的所述频率。
16.根据上述方法权利要求中任一项所述的方法，其特征在于，所述合并还包括：
17.根据上述方法权利要求中任一项所述的方法，其特征在于，所述合并是通过将所述第一输出与所述第二输出进行逻辑“与非”操作，以从所述第一路径电路或所述第二路径电路获得所述最慢延迟路径。
