本申请涉及半导体，尤其涉及半导体器件的制备方法及其半导体器件。
背景技术：
1、碳化硅具有宽的带隙、高的临界电场、高热导率和高电子饱和速度等优异特性，是下一代功率半导体器件最突出的候选者。目前大多数用于硅基的成熟工艺，例如离子注入、热氧化、自对准硅化物等技术已经用于碳化硅功率器件，并获得长足的发展。目前仍有很多技术难题显著，例如碳化硅材料发挥其最优特性，而获得低接触电阻、高可靠性的欧姆接触就是限制碳化硅电子器件性能的关键技术问题之一。
2、随着科技不断进步和市场需求，功率器件可能也会跟随类似摩尔定律趋势不断小型化，其中接触电阻将面临较大考验，在整个器件导通电阻中占比超过50％(硅基中30nm的contact cd接触电阻占总阻值比高达60％以上)，严重影响功率器件速度和功耗。
3、因此，改善器件的接触电阻特性十分重要。
技术实现思路
1、本申请提供的半导体器件的制备方法及其半导体器件，能够解决器件导通电阻大的问题。
2、为解决上述技术问题，本申请采用的一个技术方案是：提供半导体器件的制备方法，包括：
3、提供一半导体外延片，所述半导体外延片具有第一导电类型；
4、在所述半导体外延片上形成第一掺杂区、第二掺杂区、第三掺杂区、第四掺杂区和第五掺杂区；
5、其中，所述第一掺杂区从所述半导体外延片的第一表面沿第一方向延伸；所述第一掺杂区具有第二导电类型，所述第一方向为从所述半导体外延片的第一表面朝向所述半导体外延片的内部延伸的方向；
6、所述第二掺杂区和所述第三掺杂区均设置于所述第一掺杂区内，所述第三掺杂区从所述第一表面沿所述第一方向延伸，所述第二掺杂区位于所述第三掺杂区的下方并与所述第三掺杂区相接；所述第三掺杂区的离子掺杂浓度大于所述第二掺杂区的离子掺杂浓度，所述第二掺杂区和所述第三掺杂区均具有第一导电类型；
7、所述第四掺杂区和所述第五掺杂区均设置于所述第一掺杂区内，所述第五掺杂区从所述第一表面沿所述第一方向延伸，所述第四掺杂区位于所述第五掺杂区的下方并与所述第五掺杂区相接；且所述第四掺杂区与所述第二掺杂区并列且相接，所述第五掺杂区与所述第三掺杂区并列且相接，所述第五掺杂区的离子掺杂浓度大于所述第四掺杂区的离子掺杂浓度，所述第四掺杂区和所述第五掺杂区均具有第二导电类型。
8、为解决上述技术问题，本申请采用的另一个技术方案是：提供一种半导体器件，包括：
9、半导体外延片，所述半导体外延片具有第一导电类型；
10、第一掺杂区，从所述半导体外延片的第一表面沿第一方向延伸；所述第一掺杂区具有第二导电类型，所述第一方向为从所述半导体外延片的第一表面朝向所述半导体外延片的内部延伸的方向；
11、第二掺杂区和第三掺杂区，所述第二掺杂区和所述第三掺杂区均设置于所述第一掺杂区内，所述第三掺杂区从所述第一表面沿所述第一方向延伸，所述第二掺杂区位于所述第三掺杂区的下方并与所述第三掺杂区相接；所述第三掺杂区的离子掺杂浓度大于所述第二掺杂区的离子掺杂浓度，所述第二掺杂区和所述第三掺杂区均具有第一导电类型；
12、第四掺杂区和第五掺杂区，所述第四掺杂区和所述第五掺杂区均设置于所述第一掺杂区内，所述第五掺杂区从所述第一表面沿所述第一方向延伸，所述第四掺杂区位于所述第五掺杂区的下方并与所述第五掺杂区相接；且所述第四掺杂区与所述第二掺杂区并列且相接，所述第五掺杂区与所述第三掺杂区并列且相接，所述第五掺杂区的离子掺杂浓度大于所述第四掺杂区的离子掺杂浓度，所述第四掺杂区和所述第五掺杂区均具有第二导电类型。
13、区别于现有技术，本申请的有益效果是，本申请提供的半导体器件的制备方法中，通过在第二掺杂区的上方形成离子掺杂浓度大于第二掺杂区的离子掺杂浓度的第三掺杂区，以形成深注入轻掺杂的第二掺杂区以及浅注入重掺杂的第三掺杂区，以及通过在第四掺杂区的上方形成离子掺杂浓度大于第四掺杂区的离子掺杂浓度的第五掺杂区，以形成深注入轻掺杂的第四掺杂区以及浅注入重掺杂的第五掺杂区；第三掺杂区和第五掺杂区的浅注入重掺杂结构，能够降低肖特基势垒宽度，从而改善器件接触电阻、导通电阻，并有利于降低器件漏电，从而提高器件开关速度以及减小功耗。
14、附图说明
15、为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：
16、图1为本申请第一实施例提供的半导体器件的制备方法的流程示意图；
17、图2为图1中步骤s2的一实施例的部分流程示意图；
18、图3为图1中步骤s2的一实施例的部分流程示意图；
19、图4为图3中步骤s223的一实施例的流程示意图；
20、图5为图1中步骤s2的一实施例的部分流程示意图；
21、图6为图4中步骤s25的一实施例的流程示意图；
22、图7图1中经步骤s1后的一实施例的部分中间产品结构示意图；
23、图8为图2中经步骤s21后的一实施例的部分中间产品结构示意图；
24、图9为图2中经步骤s22后的一实施例的部分中间产品结构示意图；
25、图10为图4中经步骤s231后的一实施例的部分中间产品结构示意图；
26、图11为图4中经步骤s232后的一实施例的部分中间产品结构示意图；
27、图12为经步骤s241后的一实施例的部分中间产品结构示意图；
28、图13为图6中经步骤s251后的一实施例的部分中间产品结构示意图；
29、图14为图6中经步骤s252后的一实施例的部分中间产品结构示意图；
30、图15为经步骤s261后的一实施例的部分中间产品结构示意图；
31、图16为本申请第一实施例提供的半导体器件的制备方法的另一实施方式的流程示意图；
32、图17为图16中步骤s5的一实施例的流程示意图；
33、图18为图16中经步骤s3后的一实施例的部分中间产品结构示意图；
34、图19为图16中经步骤s4后的一实施例的部分中间产品结构示意图；
35、图20为图17中经步骤s51后的一实施例的部分中间产品结构示意图；
36、图21为图17中经步骤s52后的一实施例的部分中间产品结构示意图；
37、图22为本申请第二实施例提供的半导体器件的部分结构示意图。
1.一种半导体器件的制备方法，其特征在于，包括：
2.根据权利要求1所述的制备方法，其特征在于，所述在所述半导体外延片上形成第二掺杂区和第三掺杂区，包括：
3.根据权利要求2所述的制备方法，其特征在于，所述对所述半导体外延片的第一待掺杂区域进行第一导电类型的离子掺杂，以形成第一掺杂预制区，包括：
4.根据权利要求3所述的制备方法，其特征在于，
5.根据权利要求4所述的制备方法，其特征在于，所述半导体外延片还包括第三待掺杂区域，所述第三待掺杂区域从所述半导体外延片的第一表面沿所述第一方向延伸，且所述第一待掺杂区域和所述第二待掺杂区域均位于所述第三待掺杂区域内；
6.根据权利要求5所述的制备方法，其特征在于，在两个间隔分布的第三掺杂预制区形成之后，利用所述第三掩膜图案生长形成所述第一掩膜图案；
7.根据权利要求1-6任一项所述的制备方法，其特征在于，所述制备方法还包括：
8.根据权利要求7所述的制备方法，其特征在于，所述在所述第四开口内形成欧姆接触金属，包括：
9.根据权利要求8所述的制备方法，其特征在于，
10.根据权利要求8所述的制备方法，其特征在于，所述对形成有所述预制结构的所述半导体外延片进行高温退火处理，以形成所述欧姆接触金属，包括：
11.一种半导体器件，其特征在于，包括：
12.根据权利要求11所述的半导体器件，其特征在于，所述第一掺杂区中，所述第二掺杂区和所述第三掺杂区的数量均为两个，所述第四掺杂区和所述第五掺杂区的数量均为一个；
13.根据权利要求11所述的半导体器件，其特征在于，
14.根据权利要求11-13任一项所述的半导体器件，其特征在于，所述半导体器件还包括：
15.根据权利要求14所述的半导体器件，其特征在于，所述金属硅化物为ticosi2-x；
