本发明专利涉及一种实现小尺寸氧化物半导体刻蚀的方法，属于信息材料与器件。
背景技术：
1、氧化物半导体材料因其独特的高迁移率、高透光率以及大面积均匀性等特点而在平面显示薄膜晶体管领域展现出巨大的优势，这一应用的特点是器件尺寸为微米级。而近年来，随着对氧化物半导体材料和器件的深入研究，发现由于宽禁带带来的超低关态电流、非晶特性导致的低机械应力和低工艺热预算实现的后道兼容能力使氧化物半导体成为实现高密度、高能效三维集成电路最具潜力的材料之一。
2、当前，通过优化曝光和刻蚀工艺可以实现沟长沟宽均在百纳米以内的氧化物半导体器件，并表现出良好的器件性能，展示了氧化物半导体在集成电路领域的应用潜力。然而，小尺寸器件的实现对于光刻和刻蚀设备要求极高，难以实现高良率的大面积制备。
技术实现思路
1、为了解决现有氧化物半导体器件存在的尺寸微缩问题，提升集成电路密度，本发明提出了一种小尺寸的氧化物半导体刻蚀方法。
2、本发明提供的技术方案如下：
3、一种小尺寸的氧化物半导体刻蚀方法，其步骤包括：
4、步骤1)在待刻蚀的氧化物半导体材料上制备非晶硅层；
5、步骤2)在低温度下退火，利用氧化物半导体材料中的金属，诱导非晶硅层横向结晶，形成多晶硅；
6、步骤3)采用热氧化、氧等离子处理使多晶硅的表层氧化为sio2，再采用高选择比的干法刻蚀方法去除表层sio2，重复数次，缩减至所需的直径，形成硅纳米线；
7、步骤4)以步骤3)得到的硅纳米线为硬掩膜，采用湿法或干法刻蚀方法进行氧化物半导体材料刻蚀；
8、步骤5)采用具有塑形功能的离子束刻蚀，在不损伤氧化物半导体材料的情况下去除硅纳米线硬掩膜。
9、进一步，步骤1)采用等离子体增强型化学气相沉积、电感耦合等离子体化学气相沉积、磁控溅射、脉冲气相沉积或原子层沉积等工艺制备非晶硅层。
10、进一步，步骤1)非晶硅层的厚度范围为20纳米～200纳米。
11、进一步，步骤2)中温度的范围为150℃～400℃。
12、进一步，步骤3)中干法刻蚀方法具体为反应离子刻蚀、反应耦合等离子体刻蚀或原子层刻蚀。
13、进一步，步骤3)中硅纳米线的直径范围为10纳米～200纳米。长度范围约50纳米～2000纳米。
14、进一步，氧化物半导体为in2o3、sno2、ga2o3、zno、ito、igo、izo、igzo、iazo、itzo、iwo、itwo等以及各种掺杂组分和比例的所有氧化物半导体单层薄膜及多层氧化物薄膜堆叠的复合薄膜。其厚度范围约0.5纳米～50纳米。
15、本发明的有益效果如下：
16、本发明提出以纳米线材料作为刻蚀的自对准硬掩膜，通过纳米线的自氧化结合自限制刻蚀，在降低曝光设备的需求情况下实现小尺寸刻蚀。本发明在提高氧化物半导体晶体管集成密度上具有巨大的潜力。
1.一种小尺寸的氧化物半导体刻蚀方法，其特征在于，其步骤包括：
2.如权利要求1所述的小尺寸的氧化物半导体刻蚀方法，其特征在于，步骤1)采用等离子体增强型化学气相沉积、电感耦合等离子体化学气相沉积、磁控溅射、脉冲气相沉积或原子层沉积工艺制备非晶硅层。
3.如权利要求1所述的小尺寸的氧化物半导体刻蚀方法，其特征在于，步骤1)中非晶硅层的厚度范围为20纳米～200纳米。
4.如权利要求1所述的小尺寸的氧化物半导体刻蚀方法，其特征在于，步骤2)中温度的范围为150℃～400℃。
5.如权利要求1所述的小尺寸的氧化物半导体刻蚀方法，其特征在于，步骤3)中干法刻蚀方法具体为反应离子刻蚀、反应耦合等离子体刻蚀或原子层刻蚀。
6.如权利要求1所述的小尺寸的氧化物半导体刻蚀方法，其特征在于，步骤3)中硅纳米线的直径范围为10纳米～200纳米。
7.如权利要求1所述的小尺寸的氧化物半导体刻蚀方法，其特征在于，步骤3)中硅纳米线的长度范围为50纳米～2000纳米。
8.如权利要求1所述的小尺寸的氧化物半导体刻蚀方法，其特征在于，所述氧化物半导体材料选自in2o3、sno2、ga2o3、zno、ito、igo、izo、igzo、iazo、itzo、iwo或itwo中的一种或多种。
9.如权利要求8所述的小尺寸的氧化物半导体刻蚀方法，其特征在于，所述氧化物半导体材料为单层薄膜或多层薄膜堆叠的复合薄膜。
10.如权利要求1所述的小尺寸的氧化物半导体刻蚀方法，其特征在于，所述氧化物半导体材料的厚度范围为0.5纳米～50纳米。
