本发明涉及了高速模拟集成电路，具体涉及了一种基于异质共封的单通道信号接收芯片及系统。
背景技术：
1、随着串行器(serializer)芯片和速率从50gbps提高至100gbps，下一代支持51.2tbps(如图1(a)所示)的网络交换机电子集成电路芯片(electronic integratedcircuit,eic)将基于单通道100gb/s pam4的serdes芯片及线性跨导放大器(transimpedance amplifier,tia)和激光二极管驱动器(laser diode driver,ldd)芯片打造。目前的eic serdes收发芯片领域中已经有了较好的发展，当前其接收部分采用了36路基于时间交织技术的saradc以及基于反相器的模拟前端实现了4.94pj/b的能效比，基于112gbps pam4电芯片的技术支持完全成熟。
2、高速网络交换机的构架如图1(b)所示，由于单通道serdes的数据率将达到256gb/s，而pcb板级信道的插损将进一步呈指数倍恶化，从而导致在保证信号完整性的前提下，需要采用obo(on-board optics)等技术缩短信道长度，同时需要支持单通道256gb/s pam4信号传输的serdes及tia/ldd芯片。在pam4收发机领域，2020年ghent大学报道了一款应用于100gbaud相干光通信的100gs/s的4:1模拟时间交织器，该模拟时间交织器基于55nmbicmos工艺设计达到了4.9bit的有效精度并且总功耗仅为700mw。基于以上的相关研究成果足以推动未来几年内400gb/s的相干光收发系统投入使用。
3、电互联和光互连技术随着全球数据流量高复合增长呈现出高数据率、大带宽和光电融合的发展趋势。高速光电互联最重要的两个应用领域——高速网络交换机和相干光通信系统采用的光电互联芯片传输数据率已达到128gb/s(64gbaud/s)，下一代超高速光电互联芯片需要支持256gb/s，然而下一代的光电互联芯片存在以下问题：首先电发射芯片主流产品采用7nm工艺支持128gb/s的数据率，受限于finfet后续节点对晶体管速度的提升十分有限(<15％/节点)，最新的工作只能支持224-gb/s的数据率；其次sige工艺的特征频率满足256gb/s电收发的带宽要求，但无法解决cmos在高速复杂数字逻辑上的不可替代性。
技术实现思路
1、本发明提供了一种基于异质共封的单通道信号接收芯片及系统，目的在于解决了当前现有的电接收芯片的频率带宽有限，使接收信号速度受限的问题。
2、本发明的目的是由以下技术方案实现的：
3、一种基于异质共封的单通道信号接收芯片，包括异质封装而成的cmos模块和sigebicmos模块；
4、所述sigebicmos模块用于接收模拟信号，对该接收到的模拟信号进行时钟同步控制，将该模拟信号经过降速处理后输入至cmos模块中，同时接收从cmos模块输出的恢复时钟，将恢复时钟四倍频后用于降速采样；
5、所述cmos模块用于提供多路接收通道，每路接收通道均对sigebicmos模块降速后的模拟信号进行解码处理，同时为sigebicmos模块提供恢复时钟。
6、作为本发明的进一步改进，sigebicmos模块包括数据解复用器和时钟倍频电路，所述数据解复用器一端用于接收模拟信号，另一端与cmos模块连接，用于将接收到的模拟信号分解成多路，分别传输至cmos模块；时钟倍频电路用于将cmos模块输出的恢复时钟信号转换为设定运行速度的模拟采样时钟信号，并作用在多路解复用器上。
7、作为本发明的进一步改进，数据解复用器包括用于采集模拟信号的多个采样保持器，所述采样保持器用于输出一路模拟信号。
8、作为本发明的进一步改进，时钟倍频电路包括vcdl电路和四倍频时钟转换器，还包括模拟控制器，所述四倍频时钟转换器的一端连接到cmos模块，另一端连接到vcdl电路，用于将cmos模块输出的时钟信号进行频率倍增，vcdl电路用于根据模拟控制器的控制指令对时钟信号进行相位校准。
9、作为本发明的进一步改进，cmos模块包括多路接收通道电路和时钟产生电路，各路接收通道电路用于将sigebicmos模块输出的模拟信号进行采样降速为数字信号后，并进行解码，解码后的数据经过串化后由驱动级输出；时钟产生电路用于将外部输入的参考时钟转换为采样所需的频率时钟，并分别作用在各路接收通道电路。
10、作为本发明的进一步改进，接收通道电路包括依次连接的连续时间线性均衡器、阈值采样比较器、解码器、串行器以及输出驱动器，所述连续时间线性均衡器用于将sigebicmos模块输出的数据进行高频补偿，所述阈值采样比较器用于将输入模拟信号降速采样为数字信号，所述解码器用于将阈值采样比较器输出的数据进行解码处理，所述串行器包括作用于数据最高有效位的串行器和作用于数据最低位有效位的串行器，分别用于转化为数据最高有效位串行数据和数据最低位有效位串行数据，所述输出驱动器分别根据数据最高有效位串行数据和数据最低位有效位串行数据将信号进行功率放大。
11、作为本发明的进一步改进，所述接收通道电路还包括并设在阈值采样比较器两端的时钟恢复电路；所述时钟恢复电路包括依次连接的鉴相器、电荷泵、低通滤波器、相位插值器以及cml转cmos电路，所述cml转cmos电路两端并接有逻辑校准电路；所述鉴相器用于根据阈值采样比较器输出的多路数字信号将采样时钟相位差转换为电压信号，所述电荷泵用于将电压信号转为电流信号，所述低通滤波器用于将电流信号转为相位插值器的控制信号并将高频噪声滤除掉，所述相位插值器用于将时钟产生电路产生的系统时钟进行移相以获得最优采样时钟，所述cml转cmos电路用于将模拟时钟信号转为数字时钟信号。
12、作为本发明的进一步改进，所述解码器采用pam4解码器。
13、作为本发明的进一步改进，时钟产生电路包括依次连接的鉴频鉴相器、电荷泵、低通滤波器、压控振荡器，还包括并接在鉴频鉴相器和压控振荡器两端的分频器。
14、本发明还提供了一种单通道信号接收系统，包括：
15、基于异质共封的单通道信号接收芯片，所述单通道信号接收芯片包括上述的基于异质共封的单通道信号接收芯片；
16、处理器，所述处理器连接所述基于异质共封的单通道信号接收芯片，用于接收所述基于异质共封的单通道信号接收芯片输出的处理结果，并对所述处理结果进行相应处理。
17、本发明的有益效果在于：本发明的基于异质共封的单通道信号接收芯片，基于cmos芯片和sigebicmos芯片共同封装为一个芯片完成接收信号的功能，其中cmos负责后端数据处理，即提供多路接收通道，每路接收通道均对该模拟信号进行解码处理，sigebicmos接收模拟信号，对该接收到的模拟信号通过cmos模块输出的恢复时钟进行时钟同步控制，将该模拟信号经过带宽处理后输入至cmos模块，该芯片不仅可以兼顾cmos在高速复杂数字逻辑上的不可替代性还能够展现出sige工艺在超高速前端带宽扩展上的性能优势。
1.一种基于异质共封的单通道信号接收芯片，其特征在于，包括异质封装而成的cmos模块和sigebicmos模块；
2.根据权利要求1所述的基于异质共封的单通道信号接收芯片，其特征在于，sigebicmos模块包括数据解复用器和时钟倍频电路，所述数据解复用器一端用于接收模拟信号，另一端与cmos模块连接，用于将接收到的模拟信号分解成多路，分别传输至cmos模块；时钟倍频电路用于将cmos模块输出的恢复时钟信号转换为设定运行速度的模拟采样时钟信号，并作用在多路解复用器上。
3.根据权利要求1所述的基于异质共封的单通道信号接收芯片，其特征在于，数据解复用器包括用于采集模拟信号的多个采样保持器，所述采样保持器用于输出一路模拟信号。
4.根据权利要求1所述的基于异质共封的单通道信号接收芯片，其特征在于，时钟倍频电路包括vcdl电路和四倍频时钟转换器，还包括模拟控制器，所述四倍频时钟转换器的一端连接到cmos模块，另一端连接到vcdl电路，用于将cmos模块输出的时钟信号进行频率倍增，vcdl电路用于根据模拟控制器的控制指令对时钟信号进行相位校准。
5.根据权利要求1所述的基于异质共封的单通道信号接收芯片，其特征在于，cmos模块包括多路接收通道电路和时钟产生电路，各路接收通道电路用于将sigebicmos模块输出的模拟信号进行采样降速为数字信号后，并进行解码，解码后的数据经过串化后由驱动级输出；时钟产生电路用于将外部输入的参考时钟转换为采样所需的频率时钟，并分别作用在各路接收通道电路。
6.根据权利要求1所述的基于异质共封的单通道信号接收芯片，其特征在于，接收通道电路包括依次连接的连续时间线性均衡器、阈值采样比较器、解码器、串行器以及输出驱动器；所述连续时间线性均衡器用于将sigebicmos模块输出的数据进行高频补偿；所述阈值采样比较器用于将输入模拟信号降速采样为数字信号；所述解码器用于将阈值采样比较器输出的数据进行解码处理；所述串行器包括作用于数据最高有效位的串行器和作用于数据最低位有效位的串行器，分别用于转换为数据最高有效位串行数据和数据最低位有效位串行数据；所述输出驱动器分别根据数据最高有效位串行数据和数据最低位有效位串行数据将信号进行功率放大。
7.根据权利要求6所述的基于异质共封的单通道信号接收芯片，其特征在于，所述接收通道电路还包括并设在阈值采样比较器两端的时钟恢复电路；所述时钟恢复电路包括依次连接的鉴相器、电荷泵、低通滤波器、相位插值器以及cml转cmos电路，所述cml转cmos电路两端并接有逻辑校准电路；所述鉴相器用于根据阈值采样比较器输出的多路数字信号将采样时钟相位差转换为电压信号；所述电荷泵用于将电压信号转为电流信号；所述低通滤波器用于将电流信号转为相位插值器的控制信号并将高频噪声滤除掉；所述相位插值器用于将时钟产生电路产生的系统时钟进行移相以获得最优采样时钟；所述cml转cmos电路用于将模拟时钟信号转为数字时钟信号。
8.根据权利要求6所述的基于异质共封的单通道信号接收芯片，其特征在于，所述解码器采用pam4解码器。
9.根据权利要求1所述的基于异质共封的单通道信号接收芯片，其特征在于，时钟产生电路包括依次连接的鉴频鉴相器、电荷泵、低通滤波器、压控振荡器，还包括并接在鉴频鉴相器和压控振荡器两端的分频器。
10.一种单通道信号接收系统，其特征在于，包括：
