1.本技术实施例涉及半导体技术领域，尤其涉及半导体测试结构及其制造方法、测试方法、半导体器件。
背景技术：2.晶体管在电子设备中被广泛地用作开关器件或驱动装置。例如，晶体管可以用于动态随机存储器(dynamic random access memory，dram)中，用于控制每一存储单元中的电容，并且由多个晶体管组成的晶体管阵列可以用于半导体存储器件中。
技术实现要素：3.有鉴于此，本技术实施例为解决现有技术中存在的至少一个技术问题而提供半导体测试结构及其制造方法、测试方法、半导体器件
4.为达到上述目的，本技术的技术方案是这样实现的：
5.第一方面，本技术实施例提供一种半导体测试结构，所述半导体测试结构包括测试单元，所述测试单元包括：
6.设置在衬底的正面上的至少一个晶体管；其中，所述衬底内形成有掺杂层，所述衬底的背面暴露出所述掺杂层；
7.与所述晶体管的栅极电连接的第一测试部；
8.与所述晶体管的源极电连接的第二测试部；
9.通过所述掺杂层与所述晶体管的漏极电连接的第三测试部；
10.其中，所述掺杂层沿所述背面指向所述正面的方向上的厚度小于或等于5μm。
11.在一些实施例中，所述半导体测试结构包括多个测试单元，不同所述测试单元中的所述掺杂层沿所述背面指向所述正面的方向上的厚度不同。
12.在一些实施例中，所述掺杂层的掺杂浓度大于所述漏极的掺杂浓度。
13.在一些实施例中，所述晶体管具有沟道，所述沟道的延伸方向垂直于所述衬底；
14.所述沟道的至少一个侧壁上设有栅极。
15.在一些实施例中，所述晶体管具有沟道，所述沟道的延伸方向垂直于所述衬底；
16.在所述沟道的所述延伸方向的两端分别设有所述晶体管的源极和漏极。
17.第二方面，本技术实施例提供一种半导体测试结构的制造方法，所述制造方法包括：
18.提供衬底，所述衬底内形成有掺杂层，所述衬底的正面上形成有至少一个晶体管；所述晶体管的漏极与所述掺杂层电连接；
19.形成与所述晶体管的栅极电连接的第一测试部；
20.形成与所述晶体管的源极电连接的第二测试部；
21.对所述衬底的背面进行减薄处理，使得所述掺杂层沿所述背面指向所述正面的方向上的厚度小于或等于5μm；
22.形成与所述掺杂层电连接的第三测试部。
23.在一些实施例中，所述对所述衬底的背面进行减薄处理，形成所述掺杂层，包括：
24.对所述衬底的背面进行减薄处理，形成不同厚度的掺杂层；其中，所述厚度为沿所述背面指向所述正面的方向上的厚度。
25.在一些实施例中，所述提供衬底，包括：
26.提供衬底；
27.对所述衬底进行掺杂，以形成掺杂层；
28.在所述衬底的正面上形成至少一个晶体管。
29.在一些实施例中，所述提供衬底，包括：
30.提供衬底；
31.在所述衬底的正面上形成至少一个晶体管；
32.对所述衬底进行掺杂，以形成掺杂层。
33.在一些实施例中，所述衬底为未经减薄处理的衬底。
34.在一些实施例中，所述对所述衬底的背面进行减薄处理之前，所述掺杂层的掺杂深度大于或等于5μm。
35.第三方面，本技术实施例提供一种测试方法，用于对上述技术方案中所述的半导体测试结构进行测试；所述测试方法包括：
36.对于每个测试单元：分别通过所述第一测试部、所述第二测试部和所述第三测试部对所述晶体管的所述栅极、所述源极和所述漏极施加电信号；
37.若所述晶体管导通，则判断所述测试单元不存在缺陷；
38.若所述晶体管不导通，则判断所述测试单元存在缺陷。
39.第四方面，本技术实施例提供一种半导体器件，所述半导体器件包括至少一个晶体管，所述晶体管包括：
40.沟道；
41.源极，位于所述沟道的延伸方向上的第一端；
42.漏极，位于所述沟道的延伸方向上的第二端；其中，所述第一端和所述第二端分别为所述沟道在所述延伸方向上相对的两端；
43.所述晶体管的沟道的至少一个侧壁上设有栅极；
44.所述晶体管的漏极连接有掺杂层；其中，所述掺杂层的掺杂类型与所述漏极的掺杂类型相同，且所述掺杂层的掺杂浓度高于所述漏极的掺杂浓度。
45.在一些实施例中，所述掺杂层沿所述延伸方向上的厚度小于或等于5μm。
46.在一些实施例中，所述半导体器件还包括：
47.字线，所述字线和所述晶体管的栅极电连接；
48.位线，所述位线通过所述掺杂层和所述晶体管的所述漏极电连接；
49.存储电容，所述存储电容的上极板和所述晶体管的源极电连接，所述存储电容的下极板连接至公共端。
50.第五方面，本技术实施例提供一种半导体器件的制造方法，所述半导体器件包括至少一个晶体管；所述制造方法包括：
51.在衬底表面上形成至少一个晶体管柱；其中，所述晶体管柱的延伸方向垂直于所
述衬底表面；
52.在所述晶体管的晶体管柱的至少一个侧壁上形成栅极；
53.在所述晶体管的晶体管柱的所述延伸方向的第一端形成源极；
54.在所述晶体管的晶体管柱的所述延伸方向的第二端形成漏极；其中，所述第一端和所述第二端分别为所述晶体管柱在所述延伸方向上相对的两端；所述源极和所述漏极之间的晶体管柱构成所述晶体管的沟道；
55.对所述衬底进行掺杂，以形成掺杂层；其中，所述掺杂层与所述晶体管的所述漏极电连接；所述掺杂层的掺杂类型与所述漏极的掺杂类型相同，且所述掺杂层的掺杂浓度高于所述漏极的掺杂浓度。
56.本技术实施例提供半导体测试结构及其制造方法、测试方法、半导体器件。所述半导体测试结构包括测试单元，所述测试单元包括：设置在衬底的正面上的至少一个晶体管；其中，所述衬底内形成有掺杂层，所述衬底的背面暴露出所述掺杂层；与所述晶体管的栅极电连接的第一测试部；与所述晶体管的源极电连接的第二测试部；通过所述掺杂层与所述晶体管的漏极电连接的第三测试部；其中，所述掺杂层沿所述背面指向所述正面的方向上的厚度小于或等于5μm。本技术实施例提供的半导体测试结构包括测试单元，通过对衬底进行背面减薄处理得到具有一定厚度的掺杂层，如此可以通过第一测试部、第二测试部和第三测试部对晶体管进行电性测试，从而实现对背面减薄工艺的电性监控。
附图说明
57.图1为本技术实施例提供的半导体测试结构的制造方法的流程示意图；
58.图2a至图2k为本技术实施例提供的半导体测试结构的制造方法的过程示意图；
59.图3为本技术实施例提供的半导体测试结构中测试单元的立体示意图；
60.图4a为本技术实施例提供的形成引出焊盘的俯视图；
61.图4b为本技术实施例提供的第一焊垫的一种可选结构的剖视图；
62.图中包括：101、衬底；101a、衬底的正面；101b、衬底的背面；102、有源区；103、第一凹槽；104、第一隔离层；105、掺杂层；106、第二凹槽；107、栅极氧化层；108、栅极；109、第二隔离层；110、第三凹槽；111、第三隔离层；112、沟道；113、源极；114、漏极；115、第一测试部；116、第二测试部；117、第三测试部；118、第一焊垫；119、第二焊垫；120、第三焊垫；121、导电通孔。
具体实施方式
63.下面将结合本技术实施方式及附图，对本技术实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式仅仅是本技术的一部分实施方式，而不是全部的实施方式。基于本技术中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本技术保护的范围。
64.在下文的描述中，给出了大量具体的细节以便提供对本技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本技术发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
65.在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
66.应当明白，当元件或层被称为“在
……
上”、“与
……
相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在
……
上”、“与
……
直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本技术必然存在第一元件、部件、区、层或部分。
67.空间关系术语例如“在
……
下”、“在
……
下面”、“下面的”、“在
……
之下”、“在
……
之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在
……
下面”和“在
……
下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
68.在此使用的术语的目的仅在于描述具体实施例并且不作为本技术的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
69.为了彻底理解本技术，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本技术的技术方案。本技术的较佳实施例详细描述如下，然而除了这些详细描述外，本技术还可以具有其他实施方式。
70.主流存储器的晶体管阵列包括平面(planar)晶体管阵列和填埋式沟道晶体管阵列(buried channel array transistor，bcat)，然而不论是平面晶体管阵列还是填埋式沟道晶体管阵列，其结构上源极和漏极均位于栅极的两侧。这种结构下，源极和漏极分别占用了不同的位置，使得不论是平面晶体管阵列还是填埋式沟道晶体管阵列的面积都较大。
71.为了进一步缩小晶体管阵列的尺寸，存储器的晶体管阵列可以包括垂直栅极晶体管阵列(vertical gate transistor，vgt)。这种结构下，晶体管阵列中每个晶体管均具有沟道，其中，晶体管阵列的各沟道沿第一方向和第二方向呈阵列分布，沟道的延伸方向垂直于第一方向和第二方向构成的平面。晶体管阵列的各沟道的至少一侧可以形成栅极氧化层和栅极，晶体管阵列的各沟道的延伸方向的两端分别具有源极和漏极。其中，需要对衬底的进行背面减薄处理以暴露出晶体管阵列的各沟道，对暴露出的各沟道进行掺杂以形成各晶体管的漏极，后续用于连接位线(bit line，bl)。
72.这里，垂直栅极晶体管阵列使得源极和漏极分别形成于沟道的两端，避免了形成
于栅极两侧带来的晶体管阵列的面积较大的问题，能够提供一种较小面积的晶体管阵列结构，提高了器件的存储密度。但是发明人经过对上述垂直栅极晶体管阵列进一步的研究和分析，发现对衬底进行背面减薄是制造垂直栅极晶体管阵列的关键工艺步骤，如果垂直栅极晶体管阵列的沟道长度较小，例如，小于1μm，那么需要对衬底进行背面减薄至小于1μm，甚至减薄至纳米级别，如此会增加破坏器件结构的风险。
73.此外，对衬底进行背面减薄以暴露出晶体管阵列的各沟道，对暴露出的各沟道进行掺杂以形成各晶体管的漏极，后续用于连接位线。如果在引出位线后发现器件结构被破坏，甚至出现晶体管无法导通的情况，那么也无法判断是衬底的正面工艺(例如，形成晶体管的工艺)存在缺陷还是衬底的背面工艺(例如，对衬底进行背面减薄的工艺)存在缺陷。
74.有鉴于此，本技术实施例提供一种半导体测试结构及其制造方法、测试方法、半导体器件。
75.参考图1，图1为本技术实施例提供的半导体测试结构的制造方法的流程示意图。如图1所示，本技术实施例提供一种半导体测试结构的制造方法，所述制造方法包括：
76.步骤s101、提供衬底，所述衬底内形成有掺杂层，所述衬底的正面上形成有至少一个晶体管；所述晶体管的漏极与所述掺杂层电连接；
77.步骤s102、形成与所述晶体管的栅极电连接的第一测试部；
78.步骤s103、形成与所述晶体管的源极电连接的第二测试部；
79.步骤s104、对所述衬底的背面进行减薄处理，使得所述掺杂层沿所述背面指向所述正面的方向上的厚度小于或等于5μm；
80.步骤s105、形成与所述掺杂层电连接的第三测试部。
81.在本技术实施例中，衬底可以是用于制作半导体器件的单晶硅材料。衬底具有相对的两个表面，其中一个表面为上述衬底的正面，另一个表面为上述衬底的背面。通常，衬底的正面可以用于形成晶体管柱，晶体管柱的延伸方向垂直于衬底，晶体管柱沿延伸方向具有两端，即第一端和第二端，对晶体管柱的第一端进行掺杂后可以形成源极，对衬底的背面进行减薄处理后暴露出晶体管柱的第二端，对晶体管柱的第二端进行掺杂后可以形成漏极，可以从衬底的背面对漏极进行信号引出。
82.在本技术实施例中，对所述衬底的背面进行减薄处理，形成不同厚度的掺杂层；其中，所述厚度为沿所述背面指向所述正面的方向上的厚度。
83.这里，本技术实施例提供的半导体测试结构的制造方法，可以通过对衬底进行背面减薄处理以形成不同厚度的掺杂层，分别形成第一测试部、第二测试部和第三测试部对晶体管进行电性测试，从而实现对背面减薄工艺的电性监控。
84.接下来参考图2a至图2k，对本技术实施例提供的半导体测试结构的制造方法的工艺过程进行进一步地详细说明。
85.需要说明的是，定义衬底的厚度方向为z方向。在衬底垂直于z方向的顶表面或者底表面中定义彼此相交的x方向和y方向，基于x方向和y方向可以确定出衬底垂直于z方向的顶表面或者底表面。例如，x方向和y方向具有一定的夹角。又例如，x方向和y方向相互垂直，如此，x方向、y方向和z方向两两相互垂直。这里，x方向为行方向，y方向为列方向。
86.在一些实施例中，所述提供衬底，包括：
87.提供衬底；
88.在所述衬底的正面上形成至少一个晶体管；
89.对所述衬底进行掺杂，以形成掺杂层。
90.参考图2a和图2b，图2a和图2b分别为本技术实施例提供的形成有源区和第一凹槽的工艺过程中的局部俯视图和局部剖视图。如图2a和图2b所示，衬底101具有相对的两个表面，包括衬底的正面101a和衬底的背面101b；沿衬底的厚度方向(即，z方向)，对衬底101的正面进行刻蚀，形成多个平行y方向的有源区102，以及位于相邻有源区102之间的第一凹槽103。其中，第一凹槽暴露出有源区的平行于y方向的侧壁，有源区后续用于形成晶体管的沟道。
91.本技术实施例中，可以采用干法刻蚀(dry etching)工艺对衬底进行刻蚀，例如，等离子体刻蚀工艺或者反应离子刻蚀工艺。值得注意的是，本技术实施例中，对衬底的刻蚀是在衬底的厚度方向上进行的部分刻蚀，即刻蚀过程不会将衬底刻穿。
92.本技术实施例中，通过对整个衬底的表面进行刻蚀，同步地形成有源区和具有基本相同的深度的第一凹槽，可以简化制造工艺，提高效率。实际工艺中，由于工艺误差，刻蚀形成的第一凹槽的深度相同或者满足误差范围要求。
93.参考图2c和图2d，图2c和2d分别为本技术实施例提供的形成第一隔离层的工艺过程中的局部俯视图和局部剖视图。如图2c和2d所示，在第一凹槽中沉积绝缘材料，形成位于相邻有源区之间的第一隔离层104。其中，第一隔离层104覆盖每个有源区的平行于y方向的侧壁。
94.本技术实施例中，沉积工艺可以包括但不限于以下方式：化学气相沉积(chemical vapor deposition，cvd)、物理气相沉积(physical vapor deposition，pvd)或者原子层沉积(atomic layer deposition，ald)。
95.本技术实施例中，形成第一隔离层的绝缘材料可以包括但不限于氮化硅、氮氧化硅或者二氧化硅。在一具体示例中，可以在所述第一凹槽中先沉积二氧化硅，再沉积氮化硅，以形成位于相邻有源区之间的第一隔离层。
96.需要说明的是，在实际沉积绝缘材料的过程中，绝缘材料会覆盖在有源区的顶表面，通常在沉积完成后，在一些实施例中，可以采用化学机械研磨(chemical mechanical polishing，cmp)工艺，研磨去除多余的绝缘材料，以暴露出有源区的顶表面。
97.在本技术实施例中，所述衬底为未经减薄处理的衬底，在未经减薄处理的衬底的正面上形成至少一个晶体管；对未经减薄处理的衬底进行掺杂，以形成掺杂层。
98.参考图2e和图2f，图2e和图2f均为本技术实施例提供的对衬底进行掺杂形成掺杂层的工艺过程中的局部剖视图。如图2e所示，对衬底101进行掺杂以形成掺杂层105，此时衬底的背面101b并未暴露出掺杂层105。如图2f所示，此时对衬底进行背面减薄处理直至暴露出掺杂层105。
99.这里，可以使用多步离子注入的方式，将需要掺杂的粒子通过离子束的方式入射到衬底，通过一系列物理化学相互作用，掺杂的粒子会逐渐损失能量，并停留在其中，以形成掺杂层，掺杂层的掺杂深度大于或等于5μm，此时，衬底的背面并未暴露出掺杂层。通过调整离子注入的参数，例如，离子注入的剂量、离子注入的能量等，可以控制在衬底内形成掺杂层的深度分布和浓度分布，使得衬底的背面未暴露出掺杂层且对衬底掺杂的过程中也会同时对部分有源区进行掺杂。进一步地，对衬底进行背面减薄处理，去除部分衬底，保留一
定厚度的掺杂层。换言之，对衬底进行背面减薄处理，去除部分衬底，保留具有一定厚度的掺杂层。
100.需要说明的是，这里对衬底进行背面减薄处理以暴露出掺杂层的过程和对衬底进行背面减薄处理以将漏极引出的过程是不同的过程。执行对衬底进行背面减薄处理以暴露出掺杂层的过程后，衬底仍保留有至少5μm的厚度，而执行对衬底进行背面减薄处理以将漏极引出的过程后，衬底可能被减薄至小于1μm，甚至被减薄至纳米级别的厚度。
101.这里，也可以直接对衬底进行掺杂以形成掺杂层，此时衬底的背面暴露出掺杂层。如此，则不需要执行对衬底进行背面减薄以暴露出掺杂层的步骤。需要说明的是，本领域技术人员可以考虑衬底的厚度以及掺杂层沿衬底的背面指向衬底的正面的厚度，确定如何在衬底内形成掺杂层并且使得衬底的背面暴露出掺杂层。
102.上述工艺步骤中，在未经减薄处理的衬底的正面形成有源区后，对衬底的背面进行掺杂以形成掺杂层。当然，也可以对未经减薄处理的衬底的背面进行掺杂后，在未经减薄处理的衬底的正面形成有源区。例如，本技术实施例中可以直接使用重掺杂的n型掺杂外延衬底(n-type epi wafer)，相当于已经在衬底上形成掺杂层。本技术实施例中，对于形成有源区和形成掺杂层的工艺顺序并无特殊限制。
103.在另一些实施例中，所述提供衬底，包括：
104.提供衬底；
105.对所述衬底进行掺杂，以形成掺杂层；
106.在所述衬底的正面上形成至少一个晶体管。
107.在本技术实施例中，所述衬底为未经减薄处理的衬底，对未经减薄处理的衬底进行掺杂，以形成掺杂层；在未经减薄处理的衬底的正面上形成至少一个晶体管。
108.这里，可以使用离子注入的方式，对未经减薄处理的衬底进行掺杂形成掺杂层。本技术实施例中，对离子束注入的方向并无特殊限制，例如，离子束可以从未经减薄处理的衬底的正面注入，或者，离子束也可以从未经减薄处理的衬底的背面注入。需要说明的是，本领域技术人员可以考虑衬底的厚度以及离子注入的方向对于工艺难度的影响，确定在衬底内形成掺杂层时离子注入的方向。
109.参考图2g，图2g为本技术实施例提供的形成第二凹槽的工艺过程中的局部俯视图。如图2g所示，沿衬底的厚度方向(即，z方向)，对衬底101的正面进行刻蚀，形成多个平行于x方向的第二凹槽106，第二凹槽106暴露出有源区102的平行于x方向的侧壁。其中，第二凹槽将平行于y方向的多个有源区中的每个有源区划分为若干个部分，有源区的平行于x方向的侧壁即为后续形成栅极的侧壁。
110.参考图2h，图2h为本技术实施例提供的形成栅极氧化层和栅极的工艺过程中的局部俯视图。如图2h所示，在第二凹槽中沉积绝缘材料，形成覆盖有源区102的平行于x方向的侧壁的栅极氧化层107，在第二凹槽中沉积导电材料，形成覆盖栅极氧化层107的侧壁的栅极108，进一步在第二凹槽中沉积绝缘材料，形成第二隔离层109。
111.本技术实施例中，栅极氧化层107为绝缘材料，例如，二氧化硅。这里，栅极氧化层位于沟道与栅极之间，用于电隔离，避免栅极与沟道直接接触产生电荷泄漏。
112.本技术实施例中，栅极108为导电材料，导电材料可以包括但不限于金属钨(w)、金属钴(co)、金属铜(cu)、金属铝(al)或者其它导电材料。在优选实施例中，导电材料为金属
钨。这里，同一行沟道的栅极相连接以形成平行于x方向的字线。其中，字线用于提供字线电压，并通过字线电压控制晶体管导通或截止。
113.本技术实施例中，形成第二隔离层109的绝缘材料可以包括但不限于氮化硅、氮氧化硅或者二氧化硅。
114.本技术实施例中，可以通过cvd、pvd或者ald工艺依次在第二凹槽内形成栅极氧化层、栅极和第二隔离层。
115.参考图2i，图2i为本技术实施例提供的形成第三凹槽的工艺过程中的局部俯视图。如图2i所示，沿衬底的厚度方向，对衬底的正面进行刻蚀，形成多个平行x方向的第三凹槽110。其中，第三凹槽110暴露出有源区的平行于x方向的侧壁，即第三凹槽110暴露出沟道的侧壁。
116.参考图2j，图2j为本技术实施例提供的形成第三隔离层的工艺过程中的局部俯视图。如图2j所示，在第三凹槽中沉积绝缘材料，形成第三隔离层111。
117.在本技术实施例中，沟道可以为柱状沟道。图2j示意出的沟道112在俯视图中呈现为矩形，当然，沟道在俯视图中还可以呈现为圆形或者椭圆形等其他形状。本技术对于沟道在俯视图中呈现的形状并无特殊限制。
118.本技术实施例中，第一隔离层104、第二隔离层109和第三隔离层111的材料可以相同，也可以不同。
119.这里，形成多个平行于y方向的第一凹槽103，以在衬底的正面形成多个平行于y方向的有源区，第一隔离层104将多个平行于y方向的有源区相互隔离开。进一步地，形成多个平行于x方向的第二凹槽106和第三凹槽110，将多个平行于y方向的有源区中的每个有源区划分为若干个沟道112，第二隔离层109和第三隔离层111将位于同一列的沟道相互隔离开(如图2j所示)。本技术实施例中，沟道沿x方向和y方向呈阵列排布，沟道用于在外加电场的作用下传递电荷或者停止电荷的传递，使得晶体管导通或者截止，并且每一沟道的延伸方向都垂直于衬底的表面。这里，沟道的延伸方向，即晶体管导通时的电流方向。
120.此外，沟道在衬底上的正投影的形状可以为圆形、椭圆形、矩形、菱形或者多边形等等，本技术实施例对此并无特殊限制。需要说明的是，图2a至图2k以沟道在衬底上的正投影的形状为矩形为例进行说明。
121.参考图2k，图2k为本技术实施例提供的晶体管的剖视图，图2k示意出图2j中虚线圆框所示的晶体管的剖面结构示意图。如图2k所示，对沟道112进行离子注入，在晶体管的沟道112远离衬底的一端形成晶体管的源极113，并在晶体管的沟道112靠近掺杂层105的一端形成漏极114。
122.这里，进行离子注入时，将需要掺杂的粒子通过离子束的方式入射到各沟道远离衬底的一端，通过一系列物理化学相互作用，掺杂的粒子会逐渐损失能量，并停留在其中，并在各沟道远离衬底的一端形成各晶体管的源极以及在晶体管的沟道靠近掺杂层的一端形成漏极。
123.本技术实施例中，沟道在垂直于衬底的截面(包括yz平面和xz平面)中的形状为梯形，当然，沟道在垂直于衬底的截面中也可以呈现为其他形状，本技术实施例对此并无特殊限制。
124.本技术实施例中，栅极覆盖各晶体管的各沟道的一个侧壁，位于同一行的沟道的
栅极相互连接形成平行于x方向的字线，当然，也可以形成环绕沟道的栅极，即形成全环绕栅极(gate all around)晶体管，本技术实施例对此并无特殊限制。
125.本技术实施例中，半导体测试结构中晶体管可以包括垂直栅极晶体管，具体地，晶体管可以包括但不限于单栅极(single gate)晶体管、双栅极(dual gate)晶体管、三栅极(triple gate)晶体管和多栅极(multi-gate)晶体管。
126.本技术实施例还提供一种半导体测试结构，所述半导体测试结构包括多个测试单元，每个测试单元中的掺杂层的厚度不同，厚度不同的掺杂层可以通过对衬底进行背面减薄处理得到，如此可以通过第一测试部、第二测试部和第三测试部对晶体管进行电性测试，从而实现对背面减薄工艺的电性监控。
127.参考图3，图3为本技术实施例提供的半导体测试结构中测试单元的立体示意图。如图3所示，测试单元包括：设置在衬底的正面上的至少一个晶体管；其中，所述衬底内形成有掺杂层105，所述衬底的背面暴露出掺杂层105；与所述晶体管的栅极108电连接的第一测试部115；与所述晶体管的源极113电连接的第二测试部116；通过掺杂层105与所述晶体管的漏极114电连接的第三测试部117。
128.仍如图3所示，晶体管具有沟道112，沟道112的延伸方向垂直于衬底，在沟道112的延伸方向的两端分别设有晶体管的源极113和漏极114，在沟道112的至少一个侧壁上设有栅极108。
129.在一些实施例中，所述掺杂层的掺杂浓度大于所述漏极的掺杂浓度。
130.这里，对衬底进行掺杂形成掺杂层，掺杂层与沟道连接的部分形成漏极。其中，晶体管的源极可以直接引出，电连接至第二测试部，晶体管的漏极通过掺杂层引出，电连接至第三测试部。在一个具体示例中，可以对衬底进行多次离子注入，漏极可以是轻掺杂漏极(lightly doped drain，ldd)，掺杂层可以是深n阱(deep n-well，dnw)。
131.在本技术实施例中，所述掺杂层沿所述背面指向所述正面的方向上的厚度小于或等于5μm。
132.在本技术实施例中，半导体测试结构包括多个测试单元，不同测试单元中的掺杂层沿衬底的背面指向衬底的正面的方向上的厚度不同。
133.这里，半导体测试结构包括多个测试单元，每个测试单元中的掺杂层的厚度不同，厚度不同的掺杂层可以通过对衬底进行背面减薄处理得到，如此可以通过第一测试部、第二测试部和第三测试部对晶体管进行电性测试，从而实现对背面减薄工艺的电性监控。
134.需要说明的是，在形成半导体测试结构的过程中，晶体管的栅极、源极和与漏极电连接的掺杂层，其本身可以用于电信号的引出，也就是说，晶体管的源极、栅极和与漏极电连接的掺杂层本身可以发挥测试部的功能。当然，也可以通过另外设置不同的测试部分别将晶体管的栅极、源极和与漏极电连接的掺杂层的电信号引出。
135.在一些实施例中，所述测试单元还包括：第一焊垫，所述第一测试部通过所述第一焊垫与所述栅极电连接；和/或，第二焊垫，所述第二测试部通过所述第二焊垫与所述源极电连接；和/或，第三焊垫，所述第三测试部通过所述第三焊垫与所述掺杂层电连接。
136.参考图4a，图4a为本技术实施例提供的形成第一焊垫、第二焊垫和第三焊垫的俯视图。如图4a所示，第一焊垫118与字线电连接，第二焊垫119与各晶体管的各源极电连接，第三焊垫120与晶体管下方的掺杂层电连接。
137.参考图4b，图4b为本技术实施例提供的第一焊垫的一种可选结构的剖视图。如图4b所示，第一焊垫118用于将晶体管的栅极108电连接至第一测试部115，第一焊垫118和栅极108之间通过导电通孔121连接，第一焊垫118和第一测试部115之间通过导电通孔121连接。图4b仅示意出第一测试部通过第一焊垫和晶体管的栅极之间进行电连接的一种可选结构的剖视图，当然，第一测试部和晶体管的栅极之间也可以通过其他结构进行连接，能够实现电连接的功能即可。第二测试部通过第二焊垫和晶体管的源极之间的电连接、第三测试部通过第三焊垫和晶体管的漏极下方的掺杂层之间的电连接可参照图4b进行，在此不再赘述。
138.本技术实施例还提供一种半导体测试方法，用于对上述技术方案中所述的半导体测试结构进行测试，所述测试方法包括：
139.对于每个测试单元：分别通过所述第一测试部、所述第二测试部和所述第三测试部对所述晶体管的所述栅极、所述源极和所述漏极施加电信号；
140.若所述晶体管导通，则判断所述测试单元不存在缺陷；
141.若所述晶体管不导通，则判断所述测试单元存在缺陷。
142.这里，在衬底中形成与晶体管的漏极电连接的掺杂层，此时，掺杂层的厚度较大，例如，大于或等于5μm。分别通过第一测试部、第二测试部和第三测试部对晶体管的栅极、源极和漏极施加电信号。若晶体管导通，则判断测试单元不存在缺陷，即，在此之前执行的工艺步骤均处于正常执行状态，那么可以继续执行后续的工艺步骤。也就是说，通过对晶体管进行电性测试，在晶体管导通的情况下，可以判断衬底的正面工艺不存在缺陷，即形成晶体管的工艺不存在缺陷。若晶体管不导通，则判断测试单元存在缺陷，即，在此之前执行的工艺步骤必定存在至少一个工艺步骤处于异常执行状态，那么无法继续执行后续的工艺步骤。也就是说，通过对晶体管进行电性测试，在晶体管不导通的情况下，可以判断衬底的正面工艺存在缺陷，即形成晶体管的工艺存在缺陷。
143.在一些实施例中，在衬底的背面保留有厚度较大的掺杂层的情况下，如果晶体管仍无法导通，那么说明在衬底的正面形成晶体管的工艺步骤处于异常状态。可以进一步通过对形成晶体管的工艺步骤进行排查，以找到处于异常状态的原因。
144.在一些实施例中，若所述晶体管导通，则判断所述测试单元不存在缺陷；所述测试方法还包括：
145.对所述衬底的背面进行减薄处理，以得到具有预定厚度的掺杂层的测试单元；
146.分别通过所述第一测试部、所述第二测试部和所述第三测试部对所述晶体管的所述栅极、所述源极和所述漏极施加电信号；
147.若所述晶体管导通，则判断所述减薄处理不存在缺陷；
148.若所述晶体管不导通，则判断所述减薄处理存在缺陷。
149.这里，在衬底的正面形成晶体管的工艺步骤均处于正常状态的情况下，对掺杂层进行减薄处理，以得到具有不同厚度的掺杂层的测试单元。例如，可以通过减薄不同的厚度，得到掺杂层的厚度分别为1μm、2μm、3μm、4μm和5μm的五个测试单元。分别通过第一测试部、第二测试部和第三测试部对测试单元的晶体管的栅极、源极和漏极施加电信号。根据具有不同厚度的掺杂层的测试单元中的晶体管是否导通，从而在不额外增加成本的情况下实现对背面减薄工艺的电性监控。
150.若以上五个测试单元中的晶体管均能导通，则判断对以上五个测试单元中的掺杂层进行减薄处理的工艺步骤不存在缺陷。若以上五个测试单元中，掺杂层的厚度分别为3μm、4μm、5μm的测试单元中的晶体管导通，而掺杂层的厚度分别为1μm、2μm的测试单元中的晶体管不导通，则判断掺杂层的厚度分别为3μm、4μm、5μm的测试单元中掺杂层的减薄处理的工艺步骤不存在缺陷，掺杂层的厚度分别为1μm、2μm的测试单元中掺杂层的减薄处理的工艺步骤存在缺陷。换言之，对衬底的背面进行减薄处理后，能够保留的掺杂层的最小厚度为3μm。
151.本技术实施例中，通过形成不同厚度的掺杂层，一方面可以判断在衬底的正面形成晶体管的工艺步骤是否存在缺陷，另一方面还可以判断对衬底的背面进行减薄处理的工艺步骤是否存在缺陷，并且进一步确定减薄处理能够去除掺杂层的最大厚度(或者，能够保留的掺杂层的最小厚度)。
152.本技术实施例中，通过对衬底进行背面减薄处理得到不同厚度的掺杂层，如此可以通过第一测试部、第二测试部和第三测试部对晶体管进行电性测试，从而实现对背面减薄工艺的电性监控。进一步地，可以利用对背面减薄工艺的电性监控结果，对背面减薄工艺参数进行调整。
153.在一些实施例中，所述对所述衬底的背面进行减薄处理之前，所述掺杂层的掺杂深度大于或等于5μm。
154.这里，通常减薄到直至几个微米厚度的应用较为成熟。因此，可以在对衬底进行背面减薄处理之前，通过离子注入在衬底中形成掺杂深度大于或等于5μm的掺杂层。
155.在一些实施例中，所述对所述衬底的背面进行减薄处理之后，所述掺杂层沿所述背面指向所述正面的方向上的厚度小于或等于5μm。
156.这里，可以制造得到多个具有不同厚度的掺杂层的测试单元，并且对每个测试单元进行电性测试，根据电性测试的结果，判断背面减薄工艺是否存在缺陷。
157.本技术实施例提供的测试方法，通过背面减薄处理得到不同厚度的掺杂层，对具有不同厚度的掺杂层的半导体结构进行电性测试，从而实现对背面减薄工艺的电性监控。
158.本技术实施例提供的测试方法可适用于各种类型的半导体器件，例如，dram、nand闪存、静态随机存储器(static random access memory，sram)和相变存储器(phase change memory，pcm)。
159.本技术实施例提供的测试方法，可用于对垂直栅极晶体管的背面减薄工艺进行电性监控，本技术实施例提供的测试方法可适用于包括但不限于单栅极晶体管、双栅极晶体管、三栅极晶体管甚至多栅极晶体管的背面减薄工艺的电性监控。
160.仍参考图4a，本技术实施例提供的测试方法，可以在呈阵列排布的多个晶体管中选择某个晶体管作为测试单元，分别通过第一焊垫、第二焊垫和第三焊垫将该晶体管的栅极、源极和漏极的信号引出，随后分别通过第一测试部、第二测试部和第三测试部对该晶体管进行电性测试；或者，也可以将阵列排布的多个晶体管均作为测试单元，分别通过第一焊垫、第二焊垫和第三焊垫将各个晶体管的栅极、源极和漏极的信号引出，随后分别通过第一测试部、第二测试部和第三测试部对各个晶体管进行电性测试。本技术实施例对于进行电性测试的晶体管的数量并无特殊限制。
161.本技术实施例还提供一种半导体器件，所述半导体器件包括至少一个晶体管，所
述晶体管包括：
162.沟道；
163.源极，位于所述沟道的延伸方向上的第一端；
164.漏极，位于所述沟道的延伸方向上的第二端；其中，所述第一端和所述第二端分别为所述沟道在所述延伸方向上相对的两端；
165.所述晶体管的沟道的至少一个侧壁上设有栅极；
166.所述晶体管的漏极连接有掺杂层；其中，所述掺杂层的掺杂类型与所述漏极的掺杂类型相同，且所述掺杂层的掺杂浓度高于所述漏极的掺杂浓度。
167.本技术实施例中，晶体管的漏极连接有掺杂层，掺杂层的设置增加了晶体管沿沟道的延伸方向上的尺寸，避免了对衬底进行背面减薄工艺以暴露掺杂层的过程中对晶体管的损伤。换言之，增设掺杂层提高了背面减薄工艺的安全性。
168.本技术实施例中，半导体器件可以包括晶体管阵列，晶体管阵列的各晶体管沿第一方向和第二方向呈阵列排布，晶体管的沟道的延伸方向垂直于第一方向和第二方向构成的平面。
169.此外，本技术实施例中，源极和漏极分别设置在各沟道的延伸方向的两端，漏极连接的掺杂层仅增加半导体器件沿沟道的延伸方向上的尺寸，避免了源极和漏极形成于栅极两侧带来的晶体管阵列的面积较大的问题。这里，掺杂层的掺杂浓度高于漏极的掺杂浓度，通过设置掺杂浓度不同的漏极和掺杂层，可调制沟道电场，提高半导体器件的可靠性。
170.在一些实施例中，所述掺杂层沿所述延伸方向上的厚度小于或等于5μm。
171.在一些实施例中，所述掺杂层沿所述沟道的延伸方向的厚度大于所述晶体管的厚度。
172.这里，随着晶体管阵列的各晶体管的尺寸不断缩小，晶体管的尺寸可能达到纳米级别，通过增设掺杂层确保背面减薄工艺不会对半导体器件造成损伤。
173.在一些实施例中，所述半导体器件还包括：
174.字线，所述字线和所述晶体管的栅极电连接；
175.位线，所述位线通过所述掺杂层和所述晶体管的所述漏极电连接；
176.存储电容，所述存储电容的上极板和所述晶体管的源极电连接，所述存储电容的下极板连接至公共端。
177.本技术实施例还提供一种半导体器件的制造方法，所述半导体器件包括至少一个晶体管；所述制造方法包括：
178.在衬底表面上形成至少一个晶体管柱；其中，所述晶体管柱的延伸方向垂直于所述衬底表面；
179.在所述晶体管的晶体管柱的至少一个侧壁上形成栅极；
180.在所述晶体管的晶体管柱的所述延伸方向的第一端形成源极；
181.在所述晶体管的晶体管柱的所述延伸方向的第二端形成漏极；其中，所述第一端和所述第二端分别为所述晶体管柱在所述延伸方向上相对的两端；所述源极和所述漏极之间的晶体管柱构成所述晶体管的沟道；
182.对所述衬底进行掺杂，以形成掺杂层；其中，所述掺杂层与所述晶体管的所述漏极电连接；所述掺杂层的掺杂类型与所述漏极的掺杂类型相同，所述掺杂层的掺杂浓度高于
所述漏极的掺杂浓度。
183.在一些实施例中，所述掺杂层沿所述沟道的延伸方向的厚度大于所述晶体管的厚度。
184.在一些实施例中，所述制造方法还包括：
185.形成位线，所述位线与所述掺杂层连接；
186.形成存储电容，所述存储电容的上极板与所述晶体管的源极电连接，所述存储电容的下极板连接至公共端。
187.本技术实施例提供半导体测试结构及其制造方法、测试方法、半导体器件。所述半导体测试结构包括测试单元，所述测试单元包括：设置在衬底的正面上的至少一个晶体管；其中，所述衬底内形成有掺杂层，所述衬底的背面暴露出所述掺杂层；与所述晶体管的栅极电连接的第一测试部；与所述晶体管的源极电连接的第二测试部；通过所述掺杂层与所述晶体管的漏极电连接的第三测试部；其中，所述掺杂层沿所述背面指向所述正面的方向上的厚度小于或等于5μm。本技术实施例提供的半导体测试结构包括测试单元，通过对衬底进行背面减薄处理得到具有一定厚度的掺杂层，如此可以通过第一测试部、第二测试部和第三测试部对晶体管进行电性测试，从而实现对背面减薄工艺的电性监控。
188.应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本技术的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本技术的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本技术实施例的实施过程构成任何限定。上述本技术实施例序号仅仅为了描述，不代表实施例的优劣。
189.以上所述仅为本技术的优选实施方式，并非因此限制本技术的专利范围，凡是在本技术的发明构思下，利用本技术说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本技术的专利保护范围内。
技术特征：1.一种半导体测试结构，其特征在于，所述半导体测试结构包括测试单元，所述测试单元包括：设置在衬底的正面上的至少一个晶体管；其中，所述衬底内形成有掺杂层，所述衬底的背面暴露出所述掺杂层；与所述晶体管的栅极电连接的第一测试部；与所述晶体管的源极电连接的第二测试部；通过所述掺杂层与所述晶体管的漏极电连接的第三测试部；其中，所述掺杂层沿所述背面指向所述正面的方向上的厚度小于或等于5μm。2.根据权利要求1所述的半导体测试结构，其特征在于，所述半导体测试结构包括多个测试单元，不同所述测试单元中的所述掺杂层沿所述背面指向所述正面的方向上的厚度不同。3.根据权利要求1所述的半导体测试结构，其特征在于，所述掺杂层的掺杂浓度大于所述漏极的掺杂浓度。4.根据权利要求1所述的半导体测试结构，其特征在于，所述晶体管具有沟道，所述沟道的延伸方向垂直于所述衬底；所述沟道的至少一个侧壁上设有栅极。5.根据权利要求1所述的半导体测试结构，其特征在于，所述晶体管具有沟道，所述沟道的延伸方向垂直于所述衬底；在所述沟道的所述延伸方向的两端分别设有所述晶体管的源极和漏极。6.一种半导体测试结构的制造方法，其特征在于，所述制造方法包括：提供衬底，所述衬底内形成有掺杂层，所述衬底的正面上形成有至少一个晶体管；所述晶体管的漏极与所述掺杂层电连接；形成与所述晶体管的栅极电连接的第一测试部；形成与所述晶体管的源极电连接的第二测试部；对所述衬底的背面进行减薄处理，使得所述掺杂层沿所述背面指向所述正面的方向上的厚度小于或等于5μm；形成与所述掺杂层电连接的第三测试部。7.根据权利要求6所述的半导体测试结构的制造方法，其特征在于，所述对所述衬底的背面进行减薄处理，形成所述掺杂层，包括：对所述衬底的背面进行减薄处理，形成不同厚度的掺杂层；其中，所述厚度为沿所述背面指向所述正面的方向上的厚度。8.根据权利要求6所述的半导体测试结构的制造方法，其特征在于，所述提供衬底，包括：提供衬底；对所述衬底进行掺杂，以形成掺杂层；在所述衬底的正面上形成至少一个晶体管。9.根据权利要求6所述的半导体测试结构的制造方法，其特征在于，所述提供衬底，包括：提供衬底；
在所述衬底的正面上形成至少一个晶体管；对所述衬底进行掺杂，以形成掺杂层。10.根据权利要求8或者9所述的半导体测试结构的制造方法，其特征在于，所述衬底为未经减薄处理的衬底。11.根据权利要求6所述的半导体测试结构的制造方法，其特征在于，所述对所述衬底的背面进行减薄处理之前，所述掺杂层的掺杂深度大于或等于5μm。12.一种测试方法，其特征在于，用于对权利要求1至5中任一项所述的半导体测试结构进行测试；所述测试方法包括：对于每个测试单元：分别通过所述第一测试部、所述第二测试部和所述第三测试部对所述晶体管的所述栅极、所述源极和所述漏极施加电信号；若所述晶体管导通，则判断所述测试单元不存在缺陷；若所述晶体管不导通，则判断所述测试单元存在缺陷。13.一种半导体器件，其特征在于，所述半导体器件包括至少一个晶体管，所述晶体管包括：沟道；源极，位于所述沟道的延伸方向上的第一端；漏极，位于所述沟道的延伸方向上的第二端；其中，所述第一端和所述第二端分别为所述沟道在所述延伸方向上相对的两端；所述晶体管的沟道的至少一个侧壁上设有栅极；所述晶体管的漏极连接有掺杂层；其中，所述掺杂层的掺杂类型与所述漏极的掺杂类型相同，且所述掺杂层的掺杂浓度高于所述漏极的掺杂浓度。14.根据权利要求13所述的半导体器件，其特征在于，所述掺杂层沿所述延伸方向上的厚度小于或等于5μm。15.根据权利要求13所述的半导体器件，其特征在于，所述半导体器件还包括：字线，所述字线和所述晶体管的栅极电连接；位线，所述位线通过所述掺杂层和所述晶体管的所述漏极电连接；存储电容，所述存储电容的上极板和所述晶体管的源极电连接，所述存储电容的下极板连接至公共端。16.一种半导体器件的制造方法，其特征在于，所述半导体器件包括至少一个晶体管；所述制造方法包括：在衬底表面上形成至少一个晶体管柱；其中，所述晶体管柱的延伸方向垂直于所述衬底表面；在所述晶体管的晶体管柱的至少一个侧壁上形成栅极；在所述晶体管的晶体管柱的所述延伸方向的第一端形成源极；在所述晶体管的晶体管柱的所述延伸方向的第二端形成漏极；其中，所述第一端和所述第二端分别为所述晶体管柱在所述延伸方向上相对的两端；所述源极和所述漏极之间的晶体管柱构成所述晶体管的沟道；对所述衬底进行掺杂，以形成掺杂层；其中，所述掺杂层与所述晶体管的所述漏极电连接；所述掺杂层的掺杂类型与所述漏极的掺杂类型相同，且所述掺杂层的掺杂浓度高于所
述漏极的掺杂浓度。
技术总结本申请实施例提供半导体测试结构及其制造方法、测试方法、半导体器件。所述半导体测试结构包括测试单元，所述测试单元包括：设置在衬底的正面上的至少一个晶体管；其中，所述衬底内形成有掺杂层，所述衬底的背面暴露出所述掺杂层；与所述晶体管的栅极电连接的第一测试部；与所述晶体管的源极电连接的第二测试部；通过所述掺杂层与所述晶体管的漏极电连接的第三测试部；其中，所述掺杂层沿所述背面指向所述正面的方向上的厚度小于或等于5μm。所述正面的方向上的厚度小于或等于5μm。所述正面的方向上的厚度小于或等于5μm。
技术研发人员：孙超
受保护的技术使用者：长江存储科技有限责任公司
技术研发日：2022.07.25
技术公布日：2022/11/1
