本发明涉及芯片封装，具体涉及一种芯片封装结构、芯片封装结构的制备方法及物理量测量装置。
背景技术：
1、相关技术中，半导体芯片(die)由内部的cmos(complementary metal oxidesemiconductor，互补金属氧化物半导体)和金属层连线构成。cmos工作时的功耗包括静态功耗和动态功耗。半导体芯片内的通电功耗转化为物质的热能，造成半导体器件温度升高。为了使半导体器件高可靠性地、稳定地处于高性能工作状态，必须实时监测半导体的温度，通常称为结温(junction temperature，简称tj)，以获得半导体的温度情况并实时地进行调控。
2、常用的结温测量方法是在芯片内部的coms上需要感知温度的位置布置温度测量的thermal ip(thermal intellectual property，热知识产权核心)，通过thermal ip上所携带的温度传感器(thermal sensor)来感知温度，温度传感器是一个cmos器件，利用其输出电压与温度的关系来测量温度。
3、半导体测量结温可以用在量产芯片和测试用仿制芯片上。
4、量产芯片上的半导体温度传感器和具有其他功能的cmos集成电路组成一个整体，温度传感器只是cmos集成电路的很小一部分，所有的cmos集成电路可以一次加工出来，温度传感器的设置不增加额外的成本。所占用的die面积很小，基本可以忽略。量产芯片上采用半导体温度传感器被认为是合适的，但需要在前期集成电路设计时将温度传感器包含在特定的位置。
5、测试用仿制芯片通常是在量产芯片尚未流片或流片后尚未回片时，提前模拟芯片各部分cmos集成电路的发热，测量die内各部分的温度，以评估芯片封装的热阻和散热能力，提前验证板级和整机级散热方案以缩短研发周期。即使在量产芯片回片后，由于量产芯片各ip模块的发热不能较为理想地控制，且各ip模块内部不可能均匀发热，也会采用仿制芯片来获得各部分的准确热阻，并校准热仿真模型。由于芯片制程越来越先进，尺寸越来越大，功耗越来越高，对于大尺寸高功耗的soc(system on chip，系统级芯片)，测试用仿制芯片成为必须要做的步骤。目前仿制芯片的设计通常参考jesd51-4a标准(thermal testchip guideline(wire bond and flip chip))，仿制芯片的发热通过在die内设计铜走线来实现，温度测量通过各部分的半导体二极管来实现。采用该方法制作仿制芯片需要晶圆厂通过光刻工艺加工单独的cmos集成电路，成本极为昂贵。
6、类似地，对于例如应力等其他物理量的测量，也需要在晶粒内部cmos层布置电路，或重布线层(re-distribution layer，简称rdl)布置用于测量物理量的电路，成本极为昂贵。
7、因此，针对芯片相关的物理量测量，如何在避免在晶粒内部cmos层布置电路，或重布线层(re-distribution layer，简称rdl)布置用于测量物理量的电路的情况下实现物理量测量是需要解决的一个技术问题。
技术实现思路
1、本技术的目的在于提供一种芯片封装结构、芯片封装结构的制备方法及物理量测量装置，可以在不改变芯片设计以及不增加芯片制备工艺的前提下，实现芯片封装结构的物理量测量。
2、根据本技术实施例的第一方面，提供一种芯片封装结构，包括：
3、基板；
4、芯片，位于所述基板上；
5、第一金属焊盘，位于所述基板上或所述芯片上；
6、第二金属焊盘，位于所述基板上或所述芯片上；
7、第一金属线，一端与所述第一金属焊盘固定连接，另一端与所述第二金属焊盘固定连接；
8、封装层，位于所述基板上方，且包裹所述芯片、所述第一金属焊盘、所述第二金属焊盘以及所述第一金属线；所述第一金属线用于测量物理量。
9、在一种实施方式中，所述物理量为所述芯片的结温；
10、所述第一金属焊盘位于所述芯片的顶面上，所述芯片的底面面向所述基板；
11、所述第二金属焊盘位于所述基板的顶面上，所述基板的顶面面向所述芯片；
12、所述第一金属线为热电偶线，用于获取所述第一金属焊盘与所述第二金属焊盘的温度差，所述温度差用于获取所述芯片的结温。
13、在一种实施方式中，所述第一金属焊盘为第一测量垫；
14、所述第二金属焊盘包括第一基板打线连接垫与第二基板打线连接垫，所述第一基板打线连接垫、第二基板打线连接垫与所述第一测量垫的距离相同；
15、所述热电偶线包括第一热电偶线与第二热电偶线；所述第一热电偶线的一端与所述第一测量垫固定连接，另一端与所述第一基板打线连接垫固定连接；所述第二热电偶线的一端与所述第一测量垫固定连接，另一端与所述第二基板打线连接垫固定连接；
16、所述热电偶线用于获取所述第一热电偶线与所述第二热电偶线之间的第一电势差，所述第一电势差用于获取所述温度差。
17、在一种实施方式中，在所述基板指向所述芯片的方向上，所述芯片包括依次层叠的逻辑芯片、支撑芯片与存储芯片；
18、所述逻辑芯片的底面面向所述基板，所述存储芯片的底面面向所述支撑芯片；
19、所述第一测量垫位于所述存储芯片的顶面；或者，
20、所述第一测量垫位于所述逻辑芯片的顶面，所述第一测量垫在所述基板上的投影落在所述支撑芯片在所述基板上的投影之外。
21、在一种实施方式中，所述芯片封装结构，还包括热敏电阻，所述热敏电阻位于所述第二金属焊盘的旁侧，所述热敏电阻用于测量所述第二金属焊盘处的基准温度，所述基准温度用于与所述温度差配合得到所述芯片的结温。
22、在一种实施方式中，所述芯片封装结构，还包括第一锡球与第二锡球；
23、所述基板还包括第一内部互连电路、第二内部互连电路、第一外部引脚与第二外部引脚；所述第一内部互连电路与所述第一外部引脚连接，所述第二内部互连电路与所述第二外部引脚连接；所述第一外部引脚与所述第二外部引脚位于所述基板的底面上；所述第一外部引脚与所述第一锡球连接，所述第二外部引脚与所述第二锡球连接；
24、所述第一基板打线连接垫与所述第一内部互连电路连接，所述第二基板打线连接垫与所述第二内部互连电路连接。
25、在一种实施方式中，所述物理量为所述芯片的应力。
26、在一种实施方式中，所述第一金属焊盘与所述第二金属焊盘位于所述芯片的顶面上，且所述第一金属焊盘位于所述芯片的第一侧的边缘，所述第二金属焊盘位于所述芯片的第二侧的边缘，所述第一侧与所述第二侧相对；所述芯片的底面面向所述基板；
27、所述第一金属线为应力线，所述应力线用于获取所述第一金属焊盘与所述第二金属焊盘之间的第二电势差，所述第二电势差用于获取所述芯片的应力。
28、在一种实施方式中，所述应力线为波浪纹应变线。
29、在一种实施方式中，所述芯片封装结构，还包括n个芯片打线连接垫，所述第一金属线包括n+1条应力线；n为正整数；
30、n个所述芯片打线连接垫位于所述芯片的顶面上，且位于所述第一金属焊盘以及所述第二金属焊盘之间；
31、所述第一金属焊盘为第二测量垫，所述第二金属焊盘为第三测量垫；
32、针对所述第二测量垫、n个所述芯片打线连接垫与所述第三测量垫中的每两个相邻的垫，采用一条所述应力线连接。
33、在一种实施方式中，所述第一金属焊盘、n个所述芯片打线连接垫与所述第二金属焊盘依次呈直线排列；
34、针对所述第二测量垫、n个所述芯片打线连接垫与所述第三测量垫中的每两个相邻的垫，采用一条所述应力线连接。
35、在一种实施方式中，
36、在所述芯片的第一侧的边缘存在一个所述第二测量垫与一个所述芯片打线连接垫，所述第二测量垫与所述芯片打线连接垫沿第一方向呈直线排列，所述第一方向为所述第一侧的边缘的延伸方向；
37、在所述芯片的第二侧的边缘存在一个所述第三测量垫与一个所述芯片打线连接垫，所述第三测量垫与所述芯片打线连接垫沿第一方向呈直线排列；
38、n-2个所述芯片打线连接垫沿着所述第一方向与第二方向呈阵列排布，所述第二方向与所述第一方向垂直。
39、在一种实施方式中，在所述基板指向所述芯片的方向上，所述芯片包括依次层叠的逻辑芯片、支撑芯片与存储芯片；
40、所述逻辑芯片的底面面向所述基板，所述存储芯片的底面面向所述支撑芯片；
41、所述第二测量垫、n个所述芯片打线连接垫与所述第三测量垫位于所述存储芯片的顶面上。
42、在一种实施方式中，所述芯片封装结构，还包括第三锡球与第四锡球；
43、所述基板还包括第三内部互连电路、第四内部互连电路、第三外部引脚与第四外部引脚；所述第三内部互连电路与所述第三外部引脚连接，所述第四内部互连电路与所述第四外部引脚连接；所述第三外部引脚与所述第四外部引脚位于所述基板的底面上；所述第三外部引脚与所述第三锡球连接，所述第四外部引脚与所述第四锡球连接；
44、所述第一金属焊盘与所述第三内部互连电路连接，所述第二金属焊盘与所述第四内部互连电路连接。
45、在一种实施方式中，所述物理量为所述基板的应力或者所述封装层的应力；
46、所述第一金属焊盘与所述第二金属焊盘位于所述基板的顶面上，且所述第一金属焊盘位于所述基板的第一侧的边缘，所述第二金属焊盘位于所述基板的第二侧的边缘，所述第一侧与所述第二侧相对；所述基板的顶面面向所述芯片；
47、所述第一金属线自所述芯片的第一侧从所述芯片的上方横跨至所述芯片的第二侧，所述芯片的第一侧与所述芯片的第二侧相对；
48、所述第一金属线为应力线，所述应力线用于获取所述第一金属焊盘与所述第二金属焊盘之间的第二电势差，所述第二电势差用于获取所述基板的应力或者所述封装层的应力。
49、在一种实施方式中，所述芯片封装结构，还包括第五锡球与第六锡球；
50、所述基板还包括第五内部互连电路、第六内部互连电路、第五外部引脚与第六外部引脚；所述第五内部互连电路与所述第五外部引脚连接，所述第六内部互连电路与所述第六外部引脚连接；所述第五外部引脚与所述第六外部引脚位于所述基板的底面上；所述第五外部引脚与所述第五锡球连接，所述第六外部引脚与所述第六锡球连接；
51、所述第一金属焊盘与所述第五内部互连电路连接，所述第二金属焊盘与所述第六内部互连电路连接。
52、在一种实施方式中，所述第一金属线的数目为m，m为大于1的整数。
53、根据本技术实施例的第二方面，提供一种芯片封装结构的制备方法，用于制备上述的芯片封装结构，所述方法，包括：
54、将所述芯片置于所述基板上；
55、将所述第一金属焊盘置于所述基板上或所述芯片上；
56、将所述第二金属焊盘置于所述基板上或所述芯片上；
57、将所述第一金属线的一端与所述第一金属焊盘固定连接，另一端与所述第二金属焊盘固定连接；
58、形成所述封装层；所述封装层位于所述基板上方，且包裹所述芯片、所述第一金属焊盘、所述第二金属焊盘以及所述第一金属线；所述第一金属线用于测量物理量。
59、根据本技术实施例的第三方面，提供一种物理量测量装置，用于对上述的芯片封装结构进行物理量测量，所述装置，包括：
60、辅助测量电路；所述辅助测量电路的第一输入端与所述第一金属焊盘电连接，第二输入端与所述第二金属焊盘电连接；
61、第一辅助测量元件，与所述辅助测量电路的第一输出端电连接；
62、第二辅助测量元件，与所述辅助测量电路的第二输出端电连接；
63、数据采集仪表；所述数据采集仪表的第一探针与所述第一辅助测量元件电连接，第二探针与所述第二辅助测量元件电连接；所述数据采集仪表用于采集测量数据，所述测量数据用于获取所述物理量。
64、在一种实施方式中，所述物理量为所述芯片的结温；
65、所述第一金属焊盘位于所述芯片的顶面上，所述芯片的底面面向所述基板；
66、所述第二金属焊盘位于所述基板的顶面上，所述基板的顶面面向所述芯片；
67、所述第一金属线为热电偶线；
68、所述第一金属焊盘为第一测量垫；所述第二金属焊盘包括第一基板打线连接垫与第二基板打线连接垫，所述第一基板打线连接垫、第二基板打线连接垫与所述第一测量垫的距离相同；
69、所述热电偶线包括第一热电偶线与第二热电偶线；所述第一热电偶线的一端与所述第一测量垫固定连接，另一端与所述第一基板打线连接垫固定连接；所述第二热电偶线的一端与所述第一测量垫固定连接，另一端与所述第二基板打线连接垫固定连接；
70、所述辅助测量电路为两线法、三线法或四线法辅助测量电路；
71、所述测量数据为所述第一热电偶线与所述第二热电偶线之间的第一电势差，所述第一电势差用于获取所述第一金属焊盘与所述第二金属焊盘的温度差，所述温度差用于获取所述芯片的结温。
72、在一种实施方式中，所述物理量为所述芯片的应力；
73、所述第一金属焊盘与所述第二金属焊盘位于所述芯片的顶面上，且所述第一金属焊盘位于所述芯片的第一侧的边缘，所述第二金属焊盘位于所述芯片的第二侧的边缘，所述第一侧与所述第二侧相对；所述芯片的底面面向所述基板；
74、所述第一金属线为应力线；
75、所述第一辅助测量元件的阻抗与所述第二辅助测量元件的阻抗相同；
76、所述辅助测量电路中，所述第一输入端与所述第一输出端之间的阻抗与所述第二输入端与所述第二输出端之间的阻抗相同；
77、所述测量数据为所述第一金属焊盘与所述第二金属焊盘之间的第二电势差，所述第二电势差用于获取所述芯片的应力。
78、在一种实施方式中，所述物理量为所述基板的应力或者所述封装层的应力；
79、所述第一金属焊盘与所述第二金属焊盘位于所述基板的顶面上，且所述第一金属焊盘位于所述基板的第一侧的边缘，所述第二金属焊盘位于所述基板的第二侧的边缘，所述第一侧与所述第二侧相对；所述基板的顶面面向所述芯片；
80、所述第一金属线自所述芯片的第一侧从所述芯片的上方横跨至所述芯片的第二侧，所述芯片的第一侧与所述芯片的第二侧相对；
81、所述第一金属线为应力线；
82、所述第一辅助测量元件的阻抗与所述第二辅助测量元件的阻抗相同；
83、所述辅助测量电路中，所述第一输入端与所述第一输出端之间的阻抗与所述第二输入端与所述第二输出端之间的阻抗相同；
84、所述测量数据为所述第一金属焊盘与所述第二金属焊盘之间的第二电势差，所述第二电势差用于获取所述基板的应力或者所述封装层的应力。
85、在一种实施方式中，所述辅助测量电路位于所述基板上；或者，
86、所述物理量测量装置还包括印刷电路板，所述辅助测量电路位于所述印刷电路板上。
87、与现有技术相比，本技术的有益效果在于：由于第一金属焊盘位于基板上或芯片上，第二金属焊盘位于基板上或芯片上，第一金属线的一端与第一金属焊盘固定连接，另一端与第二金属焊盘固定连接，封装层位于基板上方且包裹芯片、第一金属焊盘、第二金属焊盘以及第一金属线，第一金属线用于测量物理量，因此，可基于第一金属线对芯片封装结构的物理量进行测量。又由于第一金属焊盘、第二金属焊盘以及第一金属线均位于芯片外部，避免了在芯片内部专门设置用于物理量测量的电路，不影响芯片本身的设计以及制备工艺，因此，本技术的技术方案，可以在不改变芯片设计以及不增加芯片制备工艺的前提下，实现芯片封装结构的物理量测量，进而可以降低成本。
1.一种芯片封装结构，其特征在于，包括：
2.如权利要求1所述的芯片封装结构，其特征在于，所述物理量为所述芯片的结温；
3.如权利要求2所述的芯片封装结构，其特征在于，所述第一金属焊盘为第一测量垫；
4.如权利要求3所述的芯片封装结构，其特征在于，在所述基板指向所述芯片的方向上，所述芯片包括依次层叠的逻辑芯片、支撑芯片与存储芯片；
5.如权利要求3所述的芯片封装结构，其特征在于，还包括热敏电阻，所述热敏电阻位于所述第二金属焊盘的旁侧，所述热敏电阻用于测量所述第二金属焊盘处的基准温度，所述基准温度用于与所述温度差配合得到所述芯片的结温。
6.如权利要求3所述的芯片封装结构，其特征在于，还包括第一锡球与第二锡球；
7.如权利要求1所述的芯片封装结构，其特征在于，所述物理量为所述芯片的应力。
8.如权利要求7所述的芯片封装结构，其特征在于，所述第一金属焊盘与所述第二金属焊盘位于所述芯片的顶面上，且所述第一金属焊盘位于所述芯片的第一侧的边缘，所述第二金属焊盘位于所述芯片的第二侧的边缘，所述第一侧与所述第二侧相对；所述芯片的底面面向所述基板；
9.如权利要求8所述的芯片封装结构，其特征在于，所述应力线为波浪纹应变线。
10.如权利要求8所述的芯片封装结构，其特征在于，还包括n个芯片打线连接垫，所述第一金属线包括n+1条应力线；n为正整数；
11.如权利要求10所述的芯片封装结构，其特征在于，所述第一金属焊盘、n个所述芯片打线连接垫与所述第二金属焊盘依次呈直线排列；
12.如权利要求10所述的芯片封装结构，其特征在于，在所述芯片的第一侧的边缘存在一个所述第二测量垫与一个所述芯片打线连接垫，所述第二测量垫与所述芯片打线连接垫沿第一方向呈直线排列，所述第一方向为所述第一侧的边缘的延伸方向；
13.如权利要求10所述的芯片封装结构，其特征在于，在所述基板指向所述芯片的方向上，所述芯片包括依次层叠的逻辑芯片、支撑芯片与存储芯片；
14.如权利要求8所述的芯片封装结构，其特征在于，还包括第三锡球与第四锡球；
15.如权利要求1所述的芯片封装结构，其特征在于，所述物理量为所述基板的应力或者所述封装层的应力；
16.如权利要求15所述的芯片封装结构，其特征在于，还包括第五锡球与第六锡球；
17.如权利要求15所述的芯片封装结构，其特征在于，所述第一金属线的数目为m，m为大于1的整数。
18.一种芯片封装结构的制备方法，其特征在于，用于制备如权利要求1至17任一项所述的芯片封装结构，所述方法，包括：
19.一种物理量测量装置，其特征在于，用于对如权利要求1至17任一项所述的芯片封装结构进行物理量测量，所述装置，包括：
20.如权利要求19所述的物理量测量装置，其特征在于，所述物理量为所述芯片的结温；
21.如权利要求19所述的物理量测量装置，其特征在于，所述物理量为所述芯片的应力；
22.如权利要求19所述的物理量测量装置，其特征在于，所述物理量为所述基板的应力或者所述封装层的应力；
23.如权利要求19所述的物理量测量装置，其特征在于，所述辅助测量电路位于所述基板上；或者，
