本公开涉及集成电路制造，特别是涉及一种半导体器件及其制备方法、电子设备。
背景技术：
1、随着集成电路制造技术的不断发展，器件尺寸按照摩尔定律逐渐减小，对半导体器件精度的要求越来越高。特别是针对功率器件，功率器件具有高输入阻抗，低导通压降，开关损耗低的特点，广泛应用于电动汽车、轨道交通、风力发电、光伏逆变器、工业驱动以及家用电器等众多领域。
2、目前，针对功率器件采用微细沟槽（micro trench cell pitch）技术，是进一步提高器件性能的一个重要的发展方向，也就是更高的沟槽密度，更小的沟槽尺寸。
3、相关技术中，一般通过采用光刻对准的方式来对微细沟槽进行刻蚀。采用duv光刻机可实现比较好的接触孔对准。 但是，在进一步降低所需的沟槽尺寸时，即使采用先进的光刻机duv，也仍然难以实现很好的接触孔对准，如图1中所示，重复沟槽内的导电插塞106明显偏离了两个埋入式沟槽栅极结构103的中间位置，极易造成功率器件的参数失效，进而造成功率器件生产的均匀性变差，良率降低等问题。
技术实现思路
1、基于此，有必要针对上述技术问题，提供一种半导体器件及其制备方法、电子设备，至少能够避免重复沟槽内的导电插塞106明显偏离两个埋入式沟槽栅极结构103的中间位置的问题，从而避免功率器件的参数失效，进而造成功率器件生产的均匀性变差，良率降低等问题。
2、为了实现上述目的及其他目的，第一方面，本公开提供了一种半导体器件，包括：衬底；第一阱区，位于衬底内；两个埋入式沟槽栅极结构，沿第一方向间隔排布于衬底内，每个埋入式沟槽栅极结构包括沟槽栅极以及覆盖沟槽栅极顶面的绝缘结构，每个埋入式沟槽栅极结构沿垂直衬底的方向贯穿并延伸至第一阱区的下方；第二阱区，位于衬底内及两个埋入式沟槽栅极结构之间，第二阱区的底面低于绝缘结构的底面且高于第一阱区的底面，第二阱区与第一阱区的导电类型不同；导电插塞，位于第二阱区内，导电插塞的顶面不低于两个埋入式沟槽栅极结构的顶面，导电插塞的底面低于第二阱区的底面且高于第一阱区的底面。
3、上述实施例中的半导体器件中，通过以位于覆盖沟槽栅极顶面的绝缘结构作为掩膜层，使导电插塞只能形成于两个绝缘结构之间的第二阱区内，避免了导电插塞106明显偏离两个埋入式沟槽栅极结构103的中间位置的问题，从而避免功率器件的参数失效，进而造成功率器件生产的均匀性变差，良率降低等问题。
4、在其中一个实施例中，绝缘结构的底面尺寸大于其正下方的沟槽栅极的顶面尺寸。通过控制绝缘结构的尺寸，在避免导电插塞偏离两个埋入式沟槽栅极结构103的中间位置的同时，对两个埋入式沟槽栅极结构103的沟槽栅极形成了保护。
5、在其中一个实施例中，第二阱区的纵截面呈倒“t”型，保证了第二阱区与导电插塞、第一阱区和沟槽栅极的接触，保证了功率器件的正常运行。
6、在其中一个实施例中，埋入式沟槽栅极结构包括：栅导电层，沿垂直衬底的方向贯穿并延伸至第一阱区的下方；栅介质层，位于栅导电层与衬底之间，且位于栅导电层的外侧壁及底面。
7、第二方面，本技术公开实施例还提供了一种电子设备，包括：上述任一实施例中的半导体器件，避免了导电插塞明显偏离两个埋入式沟槽栅极结构的中间位置的问题，从而避免功率器件的参数失效，进而造成功率器件生产的均匀性变差，良率降低等问题。
8、第三方面，本公开实施例还提供了一种半导体器件制备方法，包括：提供衬底；于衬底内形成第一阱区 ；于衬底内形成两个埋入式沟槽栅极结构，两个埋入式沟槽栅极结构沿第一方向间隔排布于衬底内，每个埋入式沟槽栅极结构包括沟槽栅极以及覆盖沟槽栅极顶面的绝缘结构，每个埋入式沟槽栅极结构沿垂直衬底的方向贯穿并延伸至第一阱区的下方；于衬底内及两个埋入式沟槽栅极结构之间形成第二阱区，第二阱区的底面低于绝缘结构的底面且高于第一阱区的底面，第二阱区与第一阱区的导电类型不同；于第二阱区内形成导电插塞，导电插塞的顶面不低于两个埋入式沟槽栅极结构的顶面，导电插塞的底面低于第二阱区的底面且高于第一阱区的底面。
9、上述实施例中的半导体器件制备方法中，通过在两个埋入式沟槽栅极结构之间形成的第二阱区内形成导电插塞，避免了导电插塞明显偏离两个埋入式沟槽栅极结构的中间位置的问题，从而避免功率器件的参数失效，进而造成功率器件生产的均匀性变差，良率降低等问题。
10、在其中一个实施例中，方法还包括：于衬底顶部形成金属导电层，金属导电层与导电插塞接触。
11、上述实施例的半导体器件制备方法中，于衬底顶部形成导电层，使导电层与导电插塞接触，保证了半导体器件的导电性能。
12、在其中一个实施例中，于第二阱区内形成导电插塞，包括：以两个埋入式沟槽栅极结构的绝缘结构为掩膜层，刻蚀并去除目标形状的第二阱区，以于第二阱区内形成重复沟槽；于重复沟槽内形成导电插塞，导电插塞的顶面不低于两个埋入式沟槽栅极结构的顶面，导电插塞的底面低于第二阱区的底面且高于第一阱区的底面。
13、上述实施例的半导体器件制备方法中，以两个埋入式沟槽栅极结构的绝缘结构为掩膜层，形成重复沟槽，并于重复沟槽内形成导电插塞，避免了导电插塞明显偏离两个埋入式沟槽栅极结构的中间位置的问题，从而避免功率器件的参数失效，进而造成功率器件生产的均匀性变差，良率降低等问题。
14、在其中一个实施例中，于衬底内形成两个埋入式沟槽栅极结构，包括：形成覆盖衬底的掩膜层；通过刻蚀对掩膜层进行第一图形化处理，得到第一图形化处理后的掩膜层；以第一图形化处理后的掩膜层为掩模版，刻蚀并去除第一目标厚度的衬底，得到两个第一中间沟槽；通过湿法刻蚀对第一图形化处理的掩膜层进行第二图形化处理，得到第二图形化处理的掩膜层；以第二图形化处理后的掩膜层为掩模版，刻蚀并去除第二目标厚度的衬底，得到两个第二中间沟槽；通过热氧化的方式在两个第二中间沟槽的侧壁，以及在两个第一中间沟槽的侧壁及底部生长栅介质层；并通过淀积方式于两个第二中间沟槽及第一中间沟槽内形成栅介质层，以形成填充有栅介质层的两个埋入式沟槽栅极结构的沟槽栅极；通过热氧化工艺，将第二中间沟槽内的介质层氧化成绝缘层，以形成绝缘结构。
15、上述实施例的半导体器件制备方法中，利用热氧化、沉积、刻蚀等工艺，仅需一层掩膜层，即可形成绝缘结构的底面尺寸大于其正下方的沟槽栅极的顶面尺寸的埋入式沟槽栅极结构，即保证了在对重复沟槽进行刻蚀时的刻蚀精度，又减少了掩膜层的使用，节约了半导体器件的制备成本。
16、在其中一个实施例中，通过淀积方式于两个第二中间沟槽及第一中间沟槽内形成栅介质层后，通过化学机械研磨工艺磨平顶面。
17、在其中一个实施例中，在形成绝缘结构后，通过化学机械研磨工艺磨平顶面多余的绝缘结构。
18、上述实施例的半导体器件制备方法中，通过对多余的栅介质层和绝缘结构的磨平，保证了顶面的平整，为后续工艺提供了有利条件。
19、在其中一个实施例中，于衬底内形成第一导电类型的第一阱区，包括：通过离子注入和热推进工艺，于衬底内形成第一导电类型的第一阱区。
20、在其中一个实施例中，于衬底内及两个埋入式沟槽栅极结构之间形成第二阱区，包括：通过离子注入的方式，以两个埋入式沟槽栅极结构的绝缘结构为掩膜层，于衬底内及两个埋入式沟槽栅极结构之间形成第二阱区。
21、上述实施例的半导体器件制备方法中，以两个埋入式沟槽栅极结构的绝缘结构为掩膜层，于衬底内及两个埋入式沟槽栅极结构之间形成第二阱区，不仅保证了第二阱区的离子注入的准确性，还减少了掩膜版的使用，节约了半导体器件的制作成本。
1.一种半导体器件，其特征在于，包括：
2.根据权利要求1所述的半导体器件，其特征在于，所述绝缘结构的底面尺寸大于其正下方的沟槽栅极的顶面尺寸。
3.根据权利要求2所述的半导体器件，其特征在于，所述第二阱区的纵截面呈倒“t”型。
4.根据权利要求1-3任一项所述的半导体器件，其特征在于，所述埋入式沟槽栅极结构包括：
5.一种电子设备，其特征在于，包括：
6.一种半导体器件制备方法，其特征在于，包括：
7.根据权利要求6所述的半导体器件制备方法，其特征在于，所述方法还包括：
8.根据权利要求6所述的半导体器件制备方法，其特征在于，于所述第二阱区内形成导电插塞，包括：
9.根据权利要求6所述的半导体器件制备方法，其特征在于，于所述衬底内形成两个埋入式沟槽栅极结构，包括：
10.根据权利要求9所述的半导体器件制备方法，其特征在于，还包括：
11.根据权利要求9所述的半导体器件制备方法，其特征在于，还包括：
12.根据权利要求6所述的半导体器件制备方法，其特征在于，于所述衬底内形成第一导电类型的第一阱区，包括：
13.根据权利要求6所述的半导体器件制备方法，其特征在于，于所述衬底内及所述两个埋入式沟槽栅极结构之间形成第二阱区，包括：
