本发明涉及半导体制造工艺，具体涉及一种半导体结构及其形成方法。
背景技术：
1、随着半导体技术的不断发展，为了更高的集成密度、更低的电源电压的互连压降损耗，将传统后段制程(back end of line，beol)上的电源分布供给网络(powerdistribution network，pdn)通过适当工艺挪置到晶圆背面，发展背面电源分布供给网络(back side-power distribution network,bs-pdn)技术获得日益重视。
2、相比传统正面电源分布供给网络(front side-power distribution network,bs-pdn)，以及改进的正面电源分布供给网络(front side-power distribution network,bs-pdn)与埋地电源轨(buried power rail，bpr)结合的技术，背面电源分布供给网络(back side-power distribution network,bs-pdn)技术在提升集成密度、降低互连压降损耗上得到显著提升。
3、然而，现有技术中，电源分布供给网络的层间隔离距离较大，不利于提升半导体结构的集成度。
技术实现思路
1、本发明解决的技术问题是，提出一种半导体结构及其形成方法，使得键合后的第一晶体管与第二晶体管分别位于衬底的相对两侧，在所述第一晶体管上形成第一互连层，并在所述第二晶体管上形成第二互连层，相比于第二晶体管与第一晶体管键合于衬底同侧的半导体结构，减小了第一晶体管与第二晶体管之间的距离，提升了半导体结构的集成密度。
2、为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底，所述衬底具有相对的第一面与第二面；在所述第一面上形成第一晶体管结构，包括：位于所述第一面表面的第一沟道层、位于所述第一沟道层表面的第一栅极结构以及分别位于所述第一栅极结构两侧的第一源漏外延层；将所述衬底与所述第一晶体管结构翻转；提供第二晶体管结构，将所述第二晶体管结构键合于所述衬底的第二面，所述第二晶体管结构包括：键合于所述第二面上的第二沟道层、位于所述第二沟道层表面的第二栅极结构、以及分别位于所述第二栅极结构两侧的第二源漏外延层。
3、可选的，形成所述第二晶体管结构的温度低于500℃。
4、可选的，在低于500℃下完成的工艺包括：键合半导体沟道层，形成沟道结构、假栅极、源漏、高k金属取代栅、后道互连。
5、可选的，还包括：在键合所述第一晶体管结构与所述第二晶体管结构后，在所述第二源漏外延层与所述衬底内形成第一导电插塞，所述第一导电插塞与所述第一源漏外延层电连接；在所述第一导电插塞和所述第二栅极结构上形成第一互连层，所述第一互连层与第一导电插塞连接。
6、可选的，所述第一沟道层包括：位于所述第一面表面的鳍部；或位于所述第一面上的若干层重叠的纳米线，各所述纳米线之间具有间隙。
7、可选的，所述第二沟道层包括：位于所述第二面表面的鳍部；或位于所述第二面上的若干层重叠的纳米线，各所述纳米线之间具有间隙。
8、可选的，所述第一沟道层的形成方法包括：提供初始衬底；在所述初始衬底表面形成若干层重叠的初始复合层；在所述初始复合层表面形成第一掩膜层；以所述第一掩膜层为掩膜，对所述初始复合层和所述初始衬底进行多重图形化处理，形成衬底以及位于所述衬底表面的初始第一沟道层，所述衬底包括基底以及位于所述基底上的底部结构，所述初始第一沟道层包括若干层重叠的沟道材料层以及位于相邻两层所述沟道材料层之间的牺牲材料层；在所述衬底上形成隔离结构；在所述初始第一沟道层上形成第一伪栅以及位于所述第一伪栅两侧的第一侧墙；在形成所述第一伪栅后，在所述初始第一沟道层内形成第一源漏开口；在所述第一源漏开口内形成第一源漏外延层；在形成所述第一源漏外延层后，去除所述第一伪栅以及所述牺牲材料层，形成第一栅极开口；在所述第一栅极开口内形成第一栅极结构与第一沟道层，所述第一栅极结构位于所述第一沟道层表面。
9、可选的，在形成所述第一栅极结构与第一沟道层后，在所述第一源漏外延层和所述第一栅极结构表面形成第一介质层；在所述第一介质层内形成第二导电插塞；在所述第二导电插塞上形成第二互连层，所述第二互连层与所述第一源漏外延层和所述第一栅极结构中的至少一者电连接，所述第二导电插塞与所述第二互连层连接。
10、可选的，在将所述衬底与所述第一晶体管结构翻转之后，在将所述第二晶体管结构键合于所述衬底的第二面之前，还包括：在所述第二互连层表面形成第一键合层；提供载片晶圆；将所述载片晶圆与所述第一键合层键合连接，使得所述第一晶体管结构键合于所述载片晶圆表面；自第二面向第一面方向对所述衬底进行减薄处理；在所述减薄处理后，在所述第二面形成隔离介质层。
11、可选的，所述键合温度小于500℃。
12、可选的，还包括：在所述第二源漏外延层、所述衬底、以及所述第一源漏外延层内形成第一导电插塞。
13、相应的，本发明实施例提供一种半导体结构，包括：衬底，具有相对的第一面与第二面；位于所述第一面上的第一晶体管结构，包括：位于所述第一面表面的第一沟道层、位于所述第一沟道层表面的第一栅极结构以及分别位于所述第一栅极结构两侧的第一源漏外延层；位于所述第二面上的第二晶体管结构，包括：键合于所述第二面上的第二沟道层、位于所述第二沟道层表面的第二栅极结构、以及分别位于所述第二栅极结构两侧的第二源漏外延层；其中，所述第一栅极结构与所述第二栅极结构分别位于所述衬底两侧，呈上下倒置结构。
14、可选的，所述第二晶体管结构为低温晶体管，所述低温指低于500℃。
15、可选的，所述第一沟道层包括：位于所述第一面表面的鳍部；或位于所述第一面上的若干层重叠的纳米线，各所述纳米线之间具有间隙。
16、可选的，所述第二沟道层包括：位于所述第二面表面的鳍部；或位于所述第二面上的若干层重叠的纳米线，各所述纳米线之间具有间隙。
17、可选的，进一步包括：贯穿所述第二源漏外延层与所述衬底的第一导电插塞，所述第一导电插塞与所述第一源漏外延层电连接；位于所述第二面上以及第二晶体管上的第一互连层，所述第一互连层与第一导电插塞连接。
18、可选的，还包括：位于所述衬底第一面上的第二互连层，所述第二互连层与所述第一源漏外延层和所述第一栅极结构中的至少一者电连接。
19、可选的，所述衬底包括：基底和位于所述基底上的底部结构；所述第一沟道层位于所述底部结构上。
20、可选的，还包括：位于所述第一源漏外延层表面的第一介质层；位于所述第一介质层内的第二导电插塞，所述第二导电插塞与所述第二互连层电连接。
21、可选的，还包括：位于所述衬底第二面与所述第二源漏外延层之间的隔离介质层；所述隔离介质层的厚度范围为：1～10000nm。
22、可选的，还包括：位于所述第二源漏外延层以及所述第二栅极结构表面的第二介质层，所述第一导电插塞还位于所述第二介质层内。
23、可选的，所述第二晶体管结构的第二沟道层的材料包括：硅、锗、硅锗、铟镓锌氧化物以及碳纳米管。
24、可选的，还包括：贯穿所述第二源漏外延层、所述衬底、以及所述第一源漏外延层的第一导电插塞。
25、与现有技术相比，本发明实施例的技术方案具有以下有益效果：
26、本发明技术方案的半导体结构中，相比于第二晶体管结构与第一晶体管结构键合于衬底的同一面，本方案所述第一栅极结构与所述第二栅极结构分别位于所述衬底两侧，呈上下倒置结构，并且所述第一晶体管结构与所述第二晶体管结构键合于所述衬底的相对两面。减小了所述第一晶体管结构与所述第二晶体管结构之间的距离，提升了半导体结构的集成密度。
27、进一步，所述第二晶体管结构为低温晶体管，所述低温指低于500℃。所述第二晶体管结构在较低温度下实现集成，降低了工艺成本，提升了半导体器件的良率。
28、进一步，还包括：位于所述衬底第一面上的第二互连层，所述第二互连层与所述第一源漏外延层和所述第一栅极结构中的至少一者电连接。位于所述第一源漏外延层表面的第一介质层；位于所述第一介质层内的第二导电插塞，所述第二导电插塞与所述第二互连层电连接。所述第一晶体管结构与所述第二晶体管结构键合于所述衬底的相对两面，相比于第二晶体管结构与第一晶体管结构键合于衬底同一面的半导体结构，还减小了所述第二晶体管结构与所述第二互连层之间的距离，提升了半导体结构的集成密度。
29、进一步，所述第二导电插塞以及所述第二互连层位于所述衬底的第一面，增大了所述第一晶体管结构与所述第二晶体管结构的布局空间，减小了第二导电插塞的深度，降低了所述半导体结构的压降损失。
30、本发明技术方案的半导体结构的形成方法中，将所述第一晶体管结构与所述第二晶体管结构分别设置于所述衬底的相对两面，相比于第二晶体管结构与第一晶体管结构设置于衬底同一面的半导体结构，减小了所述第一晶体管结构与所述第二晶体管结构之间、以及所述第一晶体管结构与所述第一互连层之间的距离，提升了半导体结构的集成密度。
31、进一步，形成所述第二晶体管结构的温度低于500℃。所述第二晶体管结构在较低温度下实现集成，降低了工艺成本，提升了半导体器件的良率。
32、进一步，在所述第二导电插塞上形成第二互连层，所述第二互连层与所述第一源漏外延层和所述第一栅极结构中的至少一者电连接，所述第二导电插塞与所述第二互连层连接。所述第一晶体管结构与所述第二晶体管结构键合于所述衬底的相对两面，相比于第二晶体管结构与第一晶体管结构键合于衬底同一面的半导体结构，还减小了所述第二晶体管结构与所述第二互连层之间的距离，提升了半导体结构的集成密度。
33、进一步，在所述第一介质层内形成第二导电插塞；在所述第二导电插塞上形成第二互连层，所述第二互连层与所述第一源漏外延层和所述第一栅极结构中的至少一者电连接，所述第二导电插塞与所述第二互连层连接。所述第二导电插塞以及所述第二互连层位于所述衬底的第一面，增大了所述第一晶体管结构与所述第二晶体管结构的布局空间，减小了第二导电插塞的深度，降低了所述半导体结构的压降损失。
1.一种半导体结构，其特征在于，包括：
2.如权利要求1所述的半导体结构，其特征在于，所述第二晶体管结构为低温晶体管，所述低温指低于500℃。
3.如权利要求1或2所述的半导体结构，其特征在于，所述第一沟道层包括：位于所述第一面表面的鳍部；或位于所述第一面上的若干层重叠的纳米线，各所述纳米线之间具有间隙。
4.如权利要求1或2所述的半导体结构，其特征在于，所述第二沟道层包括：位于所述第二面表面的鳍部；或位于所述第二面上的若干层重叠的纳米线，各所述纳米线之间具有间隙。
5.如权利要求1或2所述的半导体结构，其特征在于，进一步包括：贯穿所述第二源漏外延层与所述衬底的第一导电插塞，所述第一导电插塞与所述第一源漏外延层电连接；
6.如权利要求1或2所述的半导体结构，其特征在于，还包括：位于所述衬底第一面上的第二互连层，所述第二互连层与所述第一源漏外延层和所述第一栅极结构中的至少一者电连接。
7.如权利要求1或2所述的半导体结构，其特征在于，所述衬底包括：基底和位于所述基底上的底部结构；所述第一沟道层位于所述底部结构上。
8.如权利要求6所述的半导体结构，其特征在于，还包括：位于所述第一源漏外延层表面的第一介质层；位于所述第一介质层内的第二导电插塞，所述第二导电插塞与所述第二互连层电连接。
9.如权利要求1或2所述的半导体结构，其特征在于，还包括：位于所述衬底第二面与所述第二源漏外延层之间的隔离介质层；所述隔离介质层的厚度范围为：1～10000nm。
10.如权利要求5所述的半导体结构，其特征在于，还包括：位于所述第二源漏外延层以及所述第二栅极结构表面的第二介质层，所述第一导电插塞还位于所述第二介质层内。
11.如权利要求1或2所述的半导体结构，其特征在于，所述第二晶体管结构的第二沟道层的材料包括：硅、锗、硅锗、铟镓锌氧化物以及碳纳米管。
12.如权利要求1或2所述的半导体结构，其特征在于，还包括：贯穿所述第二源漏外延层、所述衬底、以及所述第一源漏外延层的第一导电插塞。
13.一种半导体结构的形成方法，其特征在于，包括：
14.如权利要求13所述的半导体结构的形成方法，其特征在于，形成所述第二晶体管结构的温度低于500℃。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，在低于500℃下完成的工艺包括：键合半导体沟道层，形成沟道结构、假栅极、源漏、高k金属取代栅、后道互连。
16.如权利要求13或14或15所述的半导体结构的形成方法，其特征在于，还包括：
17.如权利要求13或14或15所述的半导体结构的形成方法，其特征在于，所述第一沟道层包括：位于所述第一面表面的鳍部；或位于所述第一面上的若干层重叠的纳米线，各所述纳米线之间具有间隙。
18.如权利要求13或14或15所述的半导体结构的形成方法，其特征在于，所述第二沟道层包括：位于所述第二面表面的鳍部；或位于所述第二面上的若干层重叠的纳米线，各所述纳米线之间具有间隙。
19.如权利要求13或14或15所述的半导体结构的形成方法，其特征在于，所述第一沟道层的形成方法包括：提供初始衬底；在所述初始衬底表面形成若干层重叠的初始复合层；在所述初始复合层表面形成第一掩膜层；以所述第一掩膜层为掩膜，对所述初始复合层和所述初始衬底进行多重图形化处理，形成衬底以及位于所述衬底表面的初始第一沟道层，所述衬底包括基底以及位于所述基底上的底部结构，所述初始第一沟道层包括若干层重叠的沟道材料层以及位于相邻两层所述沟道材料层之间的牺牲材料层；在所述衬底上形成隔离结构；在所述初始第一沟道层上形成第一伪栅以及位于所述第一伪栅两侧的第一侧墙；在形成所述第一伪栅后，在所述初始第一沟道层内形成第一源漏开口；在所述第一源漏开口内形成第一源漏外延层；在形成所述第一源漏外延层后，去除所述第一伪栅以及所述牺牲材料层，形成第一栅极开口；在所述第一栅极开口内形成第一栅极结构与第一沟道层，所述第一栅极结构位于所述第一沟道层表面。
20.如权利要求19所述的半导体结构的形成方法，其特征在于，在形成所述第一栅极结构与第一沟道层后，在所述第一源漏外延层和所述第一栅极结构表面形成第一介质层；在所述第一介质层内形成第二导电插塞；在所述第二导电插塞上形成第二互连层，所述第二互连层与所述第一源漏外延层和所述第一栅极结构中的至少一者电连接，所述第二导电插塞与所述第二互连层连接。
21.如权利要求20所述的半导体结构的形成方法，其特征在于，在将所述衬底与所述第一晶体管结构翻转之后，在将所述第二晶体管结构键合于所述衬底的第二面之前，还包括：在所述第二互连层表面形成第一键合层；提供载片晶圆；将所述载片晶圆与所述第一键合层键合连接，使得所述第一晶体管结构键合于所述载片晶圆表面；自第二面向第一面方向对所述衬底进行减薄处理；在所述减薄处理后，在所述第二面形成隔离介质层。
22.如权利要求13或14或15所述的半导体结构的形成方法，其特征在于，所述键合温度小于500℃。
23.如权利要求13或14或15所述的半导体结构的形成方法，其特征在于，还包括：在所述第二源漏外延层、所述衬底、以及所述第一源漏外延层内形成第一导电插塞。
