本技术涉及芯片测试，特别是涉及一种提升扫描链测试效率的方法、系统和芯片。
背景技术：
1、在集成电路芯片开发过程中，dft(design for testability，设计加入测试)逻辑是确保芯片质量和可靠性的关键步骤之一。dft包括扫描链(scan chain)测试，扫描链测试是一种用于检测和诊断集成电路中故障的测试方法。它通过在设计时在芯片内部添加一系列扫描链，使得在测试时可以在芯片内部向信号传送和接收电路注入测试数据，从而对芯片进行测试。
2、单个测试向量激励所需时间由扫描链长度和时钟频率决定，该测试时长直接影响测试效率和测试成本，因此提高测试时钟频率，对于提升测试效率和降低测试成本具有重要意义。然而，随着芯片的功能多样化、结构复杂化、高度集成化发展趋势，对芯片中模块布局的要求越来越高。在现有的结构布局中，芯片中用于扫描链测试的子系统与对应的测试i/o引脚之间的线路长度往往较长，使得测试i/o引脚与子系统之间的延迟(delay)较大，导致无法采用较高的时钟频率，造成系统总测试时间长，ate费用高。
3、基于此，如何在保持芯片优化布局结构的同时，提升扫描链测试效率成为业内亟待解决的问题。
技术实现思路
1、为了解决现有技术中存在的至少一个问题，本技术的目的在于提供一种提升扫描链测试效率的方法、系统和芯片，能够在保持芯片优化布局结构的同时，有效减少扫描链测试i/o引脚与子系统之间的延迟，从而可以采用较高的时钟频率，能大幅提高测试效率，有助于缩短系统总测试时长，减少ate测试费用。
2、为实现上述目的，本技术提供的提升扫描链测试效率的方法，应用于芯片，所述芯片包括用于扫描测试的子系统；所述方法包括，
3、在所述芯片中对所述子系统预配置n个提效寄存器，所述提效寄存器被配置在第一线路和/或第二线路上；其中，n≥1，所述第一线路为所述芯片相应的测试输入端和所述子系统之间的线路，所述第二线路为所述子系统和所述芯片相应的测试输出端之间的线路；
4、在测试状态下，提高时钟频率，从所述芯片相应的测试输入端输入测试模式信号，沿线路路径方向，经所述子系统和所述提效寄存器进行移位，并从所述芯片相应的模式信号输入端向测试系统输出响应信号；其中，所述线路路径方向为从所述芯片相应的测试输入端，经所述芯片中的子系统和相应的提效寄存器，至所述芯片相应的测试输出端的路径方向；
5、所述测试系统基于所述响应信号，与标准信号进行比对，确定所述子系统是否存在故障。
6、进一步地，所述方法还包括，
7、通过所述子系统的解压缩逻辑单元对所述子系统接收到的测试模式信号进行解压缩，生成测试向量；
8、将所述测试向量移位于所述子系统的扫描链，进行串行扫描，生成扫描后信号；
9、通过所述子系统的压缩逻辑单元对所述扫描后信号进行压缩，生成所述响应信号，并输出。
10、更进一步地，在所述芯片中对所述子系统预配置n个提效寄存器的步骤前，所述方法还包括，
11、确定所述子系统的扫描链的理想移位频率；
12、确定所述第一线路的移位频率和所述第二线路的移位频率；
13、基于所述理想移位频率和所述第一线路的移位频率，确定是否在第一线路上预配置提效寄存器；
14、基于所述理想移位频率和所述第二线路的移位频率，确定是否在第二线路上预配置提效寄存器。
15、更进一步地，所述方法还包括，
16、响应于所述第一线路的移位频率小于所述理想移位频率，在所述第一线路上预配置至少一个提效寄存器，使得所述第一线路的移位频率大于等于所述理想移位频率；
17、响应于所述第二线路的移位频率小于所述理想移位频率，在所述第二线路预配置至少一个提效寄存器；使得所述第二线路的移位频率大于等于所述理想移位频率。
18、进一步地，所述确定所述子系统的扫描链的理想移位频率的步骤，包括，
19、确定所述子系统中扫描链的个数；
20、若所述子系统仅包括一个扫描链，则将该扫描链不受所述第一线路和所述第二线路影响的移位频率确定为所述理想移位频率；
21、若所述子系统包括至少两个扫描链，则获取每个扫描链不受所述第一线路和所述第二线路影响的移位频率，并将该至少两个移位频率中最小的一个确定为所述理想移位频率。
22、进一步地，所述方法还包括，
23、在所述第一线路上预配置m个提效寄存器；其中，m≥1，且所述m个提效寄存器位于所述第一线路的(m+1)等分点处。
24、进一步地，所述方法还包括，
25、在所述第二线路上预配置t个提效寄存器；其中，t≥1，且所述t个提效寄存器位于所述第二线路的(t+1)等分点处。
26、进一步地，所述方法还包括，
27、针对一个子系统，对所述芯片配置至少两个测试输入端，该至少两个测试输入端一一对应至少两个第一线路；所述至少两个第一线路上的提效寄存器的个数相同；
28、对所述芯片配置至少两个测试输出端，该至少两个测试输出端一一对应至少两个第二线路；所述至少两个第二线路上的提效寄存器的个数相同。
29、为实现上述目的，本技术还提供的提升扫描链测试效率的系统，应用于芯片，所述芯片包括用于扫描测试的子系统；所述系统包括，
30、预配置模块，用于在所述芯片中对所述子系统预配置n个提效寄存器；所述提效寄存器被配置在第一线路和/或第二线路上；其中，n≥1，所述第一线路为所述芯片相应的测试输入端和所述子系统之间的线路，所述第二线路为所述子系统和所述芯片相应的测试输出端之间的线路；
31、芯片，用于在测试状态下，提高时钟频率，从所述芯片相应的测试输入端输入测试模式信号，沿线路路径方向，经所述子系统和所述提效寄存器进行移位，并从所述芯片相应的模式信号输入端向测试系统输出响应信号；其中，所述线路路径方向为从所述芯片相应的测试输入端，经所述芯片中的子系统和相应的提效寄存器，至所述芯片相应的测试输出端的路径方向；
32、测试系统，基于所述响应信号，与标准信号进行比对，确定所述子系统是否存在故障。
33、为实现上述目的，本技术还提供一种芯片，所述芯片为采用如上所述的提升扫描链测试效率的方法进行测试和配置的芯片。
34、本技术的一种提升扫描链测试效率的方法、系统和芯片，通过在芯片中对子系统预配置n个提效寄存器，提效寄存器被配置在第一线路或第二线路上；并通过在测试状态下，提高时钟频率，从芯片相应的测试输入端输入测试模式信号，沿线路路径方向，经子系统和提效寄存器进行移位，并从芯片相应的模式信号输入端向测试系统输出响应信号；以及通过测试系统基于响应信号，与标准信号进行比对，确定子系统是否存在故障。由此，能够在保持芯片优化布局结构的同时，有效减少扫描链测试i/o引脚与子系统之间的延迟，从而可以采用较高的时钟频率，能大幅提高测试效率，有助于缩短系统总测试时长，减少ate测试费用。
35、本技术的其他特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本技术而了解。
1.一种提升扫描链测试效率的方法，其特征在于，应用于芯片，所述芯片包括用于扫描测试的子系统；所述方法包括，
2.根据权利要求1所述的方法，其特征在于，所述方法还包括，
3.根据权利要求2所述的方法，其特征在于，在所述芯片中对所述子系统预配置n个提效寄存器的步骤前，所述方法还包括，
4.根据权利要求3所述的方法，其特征在于，所述方法还包括，
5.根据权利要求3所述的方法，其特征在于，所述确定所述子系统的扫描链的理想移位频率的步骤，包括，
6.根据权利要求1所述的方法，其特征在于，所述方法还包括，
7.根据权利要求1所述的方法，其特征在于，所述方法还包括，
8.根据权利要求1所述的方法，其特征在于，所述方法还包括，
9.一种提升扫描链测试效率的系统，其特征在于，应用于芯片，所述芯片包括用于扫描测试的子系统；所述系统包括，
10.一种芯片，其特征在于，所述芯片为采用如权利要求1-8任一项所述的提升扫描链测试效率的方法进行测试和配置的芯片。
