本发明涉及半导体，尤其涉及半导体器件及其制作方法。
背景技术：
1、随着集成电路产业的不断发展，半导体器件的尺寸越来越小，同时这也会产生rc(电阻电容)延迟，rc延迟会影响到器件性能。
2、因此，如何降低电阻，是业界普遍考虑到课题。
3、需要说明的是，上述背景技术部分公开的信息仅用于加强对本发明的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
技术实现思路
1、针对现有技术中的问题，本发明的目的在于提供半导体器件及其制作方法，克服了现有技术中半导体器件rc延迟的技术问题。
2、本公开实施例提供一种半导体器件制作方法，其包括：
3、提供半导体衬底，在所述半导体衬底上制作有源器件；
4、在所述半导体衬底上形成第一层间介质层及位于所述第一层间介质层中的导电插塞，所述导电插塞连接所述有源器件；
5、在所述第一层间介质层及导电插塞上形成第二层间介质层，并在所述第二层间介质层中制作互连层插孔，所述互连层插孔露出所述导电插塞；
6、去除所述互连层插孔下方部分深度的所述导电插塞，以形成插槽；
7、在所述互连层插孔中及所述插槽内填充互连层插塞，所述互连层插塞的电阻率低于所述导电插塞的电阻率。
8、可选地，所述互连层插塞包括钴、铜和钌中的至少一种，所述导电插塞为钨。
9、可选地，所述在所述第二层间介质层中制作互连层插孔，包括：
10、在所述第二层间介质层上形成图形化的掩模层；
11、基于所述图形化的掩模层对所述第二层间介质层进行刻蚀，以形成所述互连层插孔；
12、去除所述图形化的掩模层。
13、可选地，所述去除所述互连层插孔下方部分深度的所述导电插塞，包括：
14、在去除所述图形化的掩模层之后，使用回刻蚀工艺刻蚀部分深度的所述导电插塞。
15、可选地，所述回刻蚀工艺为干法刻蚀，在所述干法刻蚀过程中使用的刻蚀气体包括氯气。
16、可选地，所述部分深度不大于去除之前的所述导电插塞的总深度的1/2。
17、可选地，所述在所述互连层插孔中及所述插槽内填充互连层插塞，包括：
18、在所述互连层插孔侧壁及底壁形成第二粘附阻挡层；
19、在形成所述第二粘附阻挡层之后，沉积互连材料，所述互连材料覆盖所述第二层间介质层并填充所述互连层插孔；
20、对所述互连材料进行平坦化处理，以得到所述互连层插孔内的所述互连层插塞。
21、本公开实施方式还提供一种半导体器件，其包括：
22、半导体衬底，在所述半导体衬底上形成有有源器件；
23、位于所述半导体衬底上的第一层间介质层及位于所述第一层间介质层中的导电插塞，所述导电插塞连接所述有源器件；
24、位于所述第一层间介质层上的第二层间介质层及位于所述第二层间介质层中的互连层插塞，所述互连层插塞位于所述导电插塞的上方，并深入所述第一层间介质层内部分深度以与所述导电插塞电连接；
25、其中，所述互连层插塞的电阻率低于所述导电插塞的电阻率。
26、可选地，所述互连层插塞包括钴、铜和钌中的至少一种，所述导电插塞为钨。
27、可选地，在所述第一层间介质层与所述互连层插塞之间、以及在所述第二层间介质层与所述互连层插塞之间形成有第二粘附阻挡层。
28、可选地，所述部分深度不大于所述第一层见介质层的厚度的1/2。
29、本发明的半导体器件及其制作方法具有如下优点：
30、在第一层间介质层中制作导电插塞之后，在第一层间介质层上制作第二层间介质层及位于第二层见介质层中的插孔，紧接着去除部分深度的导电插塞以形成插槽，之后在剩余的部分导电插塞上方及其上的插孔中填充互连层插塞，该互连层插塞的电阻率相对小于导电插塞的电阻率。这样，一方面导电插塞能够提供良好的导电稳定性，另一方面通过使用互连层插塞替代上方的一部分导电插塞，能够降低第一层间介质层中导电插塞的电阻率，有效降低rc延迟，提升半导体器件的性能。
1.一种半导体器件制作方法，其特征在于，包括：
2.根据权利要求1所述的半导体器件制作方法，其特征在于，所述互连层插塞包括钴、铜和钌中的至少一种，所述导电插塞为钨。
3.根据权利要求1所述的半导体器件制作方法，其特征在于，所述在所述第二层间介质层中制作互连层插孔，包括：
4.根据权利要求3所述的半导体器件制作方法，其特征在于，所述去除所述互连层插孔下方部分深度的所述导电插塞，包括：
5.根据权利要求4所述的半导体器件制作方法，其特征在于，所述回刻蚀工艺为干法刻蚀，在所述干法刻蚀中使用的刻蚀气体包括氯气。
6.根据权利要求1所述的半导体器件制作方法，其特征在于，所述部分深度不大于去除之前的所述导电插塞的总深度的1/2。
7.根据权利要求1所述的半导体器件制作方法，其特征在于，所述在所述互连层插孔中及所述插槽内填充互连层插塞，包括：
8.一种半导体器件，其特征在于，包括：
9.根据权利要求8所述的半导体器件，其特征在于，所述互连层插塞包括钴、铜和钌中的至少一种，所述导电插塞为钨。
10.根据权利要求8所述的半导体器件，其特征在于，在所述第一层间介质层与所述互连层插塞之间、以及在所述第二层间介质层与所述互连层插塞之间形成有第二粘附阻挡层。
11.根据权利要求8所述的半导体器件，其特征在于，所述部分深度不大于所述第一层见介质层的厚度的1/2。
