本公开涉及具有嵌入在与逻辑器件及高电压器件相同的衬底上的非易失性存储器单元的半导体器件。
背景技术：
1、形成在硅半导体衬底上的非易失性存储器半导体器件已为人们所知。例如，美国专利6,747,310、7，868,375和7,927,994公开了形成在半导体衬底上的具有四个栅极(浮栅、控制栅、选择栅和擦除栅)的存储器单元，这些专利出于所有目的以引用方式并入本文。源极区和漏极区形成为进入到衬底中的扩散注入区，从而将沟道区在衬底中限定在源极区和漏极区间。浮栅设置在沟道区的第一部分上方并且控制该第一部分的导电性，选择栅设置在沟道区的第二部分上方并且控制该第二部分的导电性，控制栅设置在浮栅上方(用于与其电容耦合)，并且擦除栅设置在源极区上方并且与浮栅横向相邻。
2、还已知，在与非易失性存储器单元相同的衬底上形成低电压逻辑器件和高电压逻辑器件。参见例如美国专利9,276,005，其出于所有目的以引用方式并入本文。新栅极材料(诸如高k介电栅和金属栅)也用于提高性能。然而，形成存储器单元的加工操作可能会对目前制造的逻辑器件造成不利影响，反之亦然。
3、需要一种在同一衬底上制造包括存储器单元、低电压逻辑器件和高电压器件的器件的改进的方法。
技术实现思路
1、前述问题和需求通过一种形成半导体器件的方法来解决，该方法包括：
2、提供半导体材料的衬底，该半导体材料的衬底包括第一区域、第二区域和第三区域；
3、使该第一区域中的该衬底的上表面和该第二区域中的该衬底的上表面相对于该第三区域中的该衬底的上表面凹入；
4、形成第一导电层，该第一导电层设置在该第一区域、该第二区域和该第三区域中的该上表面上方并且与该上表面绝缘；
5、从该第二区域和该第三区域去除该第一导电层；
6、在该第一区域中的该第一导电层上以及在该第二区域和该第三区域中的该上表面上方形成绝缘层；
7、在该第一区域、该第二区域和该第三区域中的该绝缘层上形成第二导电层；
8、执行一种或多种蚀刻以选择性地去除该第一区域中的该第一导电层和该第二导电层的部分，同时保留该第二区域和该第三区域中的该第二导电层，其中该一种或多种蚀刻导致在该第一区域中形成堆叠结构对，其中相应堆叠结构包括该第二导电层的控制栅，该第二导电层的控制栅设置在该第一导电层的浮栅上方并且与该第一导电层的浮栅绝缘；
9、在该第一区域的该衬底中形成第一源极区，相应第一源极区设置在相应堆叠结构对之间；
10、形成第三导电层，该第三导电层设置在该第一区域中以及该第二区域和该第三区域中的该堆叠结构上方以及该堆叠结构之间；
11、执行化学机械抛光或回蚀以平面化该第三导电层的上表面；
12、执行蚀刻以使该第三导电层的该上表面凹入到该第一区域中的该堆叠结构的顶部下方，并且从该第二区域和该第三区域去除该第三导电层，从而留下该第三导电层的分别设置在该第一区域中的该第一源极区中的一个第一源极区上方并且与该一个第一源极区绝缘的多个擦除栅；
13、从该第二区域和该第三区域去除该第二导电层；
14、在从该第二区域和该第三区域去除该第二导电层之后，形成伪导电材料块，该伪导电材料块设置在该第二区域和该第三区域中的该上表面上方并且与该上表面绝缘；
15、在该第二区域和该第三区域中形成该伪导电材料块之后，蚀刻该第一区域中的该第三导电层的部分以形成该第三导电层的多个选择栅，每个选择栅邻近该堆叠结构中的一个堆叠结构设置；
16、在该第一区域的该衬底中形成第一漏极区，该第一漏极区分别邻近该选择栅中的一个选择栅；
17、在该衬底中形成第二源极区，该第二源极区分别邻近该第二区域中的该伪导电材料块中的一个伪导电材料块；
18、在该衬底中形成第二漏极区，该第二漏极区分别邻近该第二区域中的该伪导电材料块中的一个伪导电材料块；
19、在该衬底中形成第三源极区，该第三源极区分别邻近该第三区域中的该伪导电材料块中的一个伪导电材料块；
20、在该衬底中形成第三漏极区，该第三漏极区分别邻近该第三区域中的该伪导电材料块中的一个伪导电材料块；以及
21、用金属材料块替换该第二区域和该第三区域中的该伪导电材料块。
22、通过查看说明书、权利要求书和附图，本公开的其他目的和特征将变得显而易见。
1.一种形成半导体器件的方法，所述方法包括：
2.根据权利要求1所述的方法，所述方法包括：
3.根据权利要求1所述的方法，所述方法包括：
4.根据权利要求1所述的方法，其中所述第一导电层、所述第二导电层和所述第三导电层分别由多晶硅或非晶硅形成。
5.根据权利要求1所述的方法，所述方法包括：
6.根据权利要求4所述的方法，所述方法包括：
7.根据权利要求1所述的方法，其中所述绝缘层包括氧化物子层、氮化物子层和氧化物子层，使得对于所述堆叠结构中的每个堆叠结构，所述控制栅极通过所述氧化物子层、氮化物子层和氧化物子层与所述浮栅绝缘。
8.根据权利要求1所述的方法，其中形成所述伪导电材料块包括在所述伪导电材料块上形成逻辑绝缘层并且在所述逻辑绝缘层上形成硬掩模层。
