半导体装置
1.对相关申请的相互参照
2.本技术基于2020年3月10日申请的日本专利申请第2020－41275号，这里通过参照而引入其记载内容。
技术领域
3.本公开涉及在共同的半导体基板形成有具有绝缘栅构造的绝缘栅双极型晶体管(以下，称作igbt)元件和续流二极管(以下，称作fwd)元件的半导体装置。
背景技术：4.以往，作为例如在逆变器等中使用的开关元件，提出了在共同的半导体基板形成有具有igbt元件的igbt区域和具有fwd元件的fwd区域的半导体装置(例如参照专利文献1)。
5.具体而言，在该半导体装置中，在构成n
－
型的漂移层的半导体基板的一面侧形成基极层，以贯通基极层的方式形成有多个沟槽。另外，各沟槽以半导体基板的面方向上的一个方向成为长度方向的方式延伸设置。而且，在各沟槽依次形成有栅极绝缘膜以及栅极电极。
6.另外，在基极层的表层部，以与沟槽相接的方式形成有n
+
型的发射极区域，并且形成有杂质浓度高于基极层的p
+
型的接触区域。在半导体基板的另一面侧形成有p
+
型的集电极层以及n
+
型的阴极层。而且，在该半导体装置中，在半导体基板的一面侧，在相邻的沟槽之间形成有贯通发射极区域以及接触区域而达到基极层的沟槽接触。
7.而且，在半导体基板的一面侧，以与发射极区域、接触区域以及基极层电连接的方式将上部电极埋入配置在沟槽接触内。在半导体基板的另一面侧形成有与集电极层以及阴极层电连接的下部电极。
8.在这种半导体装置中，在半导体基板的另一面侧，形成有集电极层的区域被作为igbt区域，形成有阴极层的区域被作为fwd区域。另外，在fwd区域中，通过采用上述结构，利用n型的阴极层以及漂移层和p型的基极层构成具有pn结的fwd元件。
9.而且，在上述半导体装置中，在fwd元件成为导通状态而进行二极管动作时，相比于上部电极仅与发射极区域以及接触区域连接的情况，由于上部电极也与基极层连接，因此在igbt区域中，空穴的注入被抑制。因而，在fwd元件成为恢复状态时，能够抑制恢复电流，实现恢复损失的减少。
10.现有技术文献
11.专利文献
12.专利文献1：日本专利5034461号公报
技术实现要素：13.然而，在上述半导体装置中，由于在相邻的沟槽之间形成沟槽接触，因此难以缩窄
相邻的沟槽的间隔。因此，在上述半导体装置中，在igbt元件动作时，存在导通电压上升的可能性。
14.本公开的目的在于提供能够减少恢复损失并且缩窄相邻的沟槽的间隔的半导体装置。
15.根据本公开的一个观点，半导体装置具备：半导体基板，具有igbt区域与fwd区域，且包含第一导电型的漂移层、形成于漂移层上的第二导电型的基极层、在igbt区域中形成于漂移层中的与基极层侧相反的一侧的第二导电型的集电极层、及在fwd区域中形成于漂移层中的与基极层侧相反的一侧的第一导电型的阴极层，半导体基板将基极层侧的面设为一面，将集电极层以及阴极层侧的面设为另一面；栅极绝缘膜，形成于在igbt区域中贯通基极层而到达漂移层、且将一个方向作为长度方向延伸设置的多个沟槽的壁面；配置于栅极绝缘膜上的栅极电极；第一导电型的发射极区域，在igbt区域中为基极层的表层部，并且形成为与沟槽相接，相比于漂移层为高杂质浓度；第二导电型的接触区域，在igbt区域中形成于基极层的表层部，相比于基极层为高杂质浓度；第一电极，配置于半导体基板的一面侧，与基极层以及发射极区域电连接；以及第二电极，配置于半导体基板的另一面侧，与集电极层以及阴极层电连接。而且，在igbt区域形成有从半导体基板的一面露出、且相比于接触区域为低杂质浓度的第二导电型的载流子抑制区域，第一电极与载流子抑制区域肖特基接合。
16.据此，形成有从半导体基板的一面露出的载流子抑制区域，第一电极与载流子抑制区域肖特基接合。因此，在fwd元件为导通状态时，能够抑制载流子从第一电极注入到igbt区域的表层部。因而，能够减少恢复电流，能够减少恢复损失。
17.另外，由于载流子抑制区域从半导体基板的一面露出，因此不需要形成用于将载流子抑制区域与上部电极连接的沟槽接触。因而，能够缩窄相邻的沟槽的间隔，还能够抑制igbt元件的导通电压变高。
18.另外，对各构成要素等标注的带括号的参照附图标记表示该构成要素等与后述的实施方式中记载的具体构成要素等的对应关系的一个例子。
附图说明
19.图1是第一实施方式中的半导体装置的立体剖面图。
20.图2是半导体基板的一面的相邻的沟槽之间的俯视图。
21.图3a是第一接触区域与上部电极的能带图。
22.图3b是空穴抑制区域与上部电极的能带图。
23.图4a是表示未形成空穴抑制区域的半导体装置中的fwd元件是导通状态时的与电子浓度相关的模拟结果的图。
24.图4b是表示将空穴抑制区域的长度设为0.7μm的半导体装置中的fwd元件为导通状态时的与电子浓度相关的模拟结果的图。
25.图4c是表示将空穴抑制区域的长度设为极限的半导体装置中的fwd元件为导通状态时的与电子浓度相关的模拟结果的图。
26.图5是表示fwd元件为导通状态时的电子浓度的图。
27.图6a是表示与25℃下的恢复损失相关的模拟结果的图。
28.图6b是表示与150℃下的恢复损失相关的模拟结果的图。
29.图7是第一实施方式中的igbt元件的电路图。
30.图8是表示与空穴抑制区域的长度与集电极电流的关系相关的模拟结果的图。
31.图9是表示与空穴抑制区域的长度与寄生npn晶体管的基极－发射极间电压的关系相关的模拟结果的图。
32.图10是表示与上部电极的肖特基势垒高度与恢复损失的关系相关的模拟结果的图。
33.图11是第二实施方式中的半导体装置的立体剖面图。
34.图12是第三实施方式中的半导体装置的立体剖面图。
具体实施方式
35.以下，基于附图说明本公开的实施方式。另外，在以下的各实施方式中，对于彼此相同或等同的部分，附加同一附图标记进行说明。
36.(第一实施方式)
37.参照附图说明第一实施方式。另外，本实施方式的半导体装置优选被用作例如逆变器、dc/dc转换器等电源电路中使用的功率开关元件。
38.如图1所示，本实施方式的半导体装置被设为在共同的半导体基板10形成有具有igbt元件的igbt区域1a与具有fwd元件的fwd区域1b的rc(reverse conducting的简称)－igbt。另外，在本实施方式中，后述的集电极层23上的部分被设为igbt区域1a，后述的阴极层24上的部分被设为fwd区域1b，这将在后面具体说明。
39.半导体装置具有构成n
－
型的漂移层11的半导体基板10。另外，本实施方式的半导体基板10由硅基板构成，厚度设为110μm左右。而且，在漂移层11上形成有基极层12。即，在半导体基板10的一面10a侧形成有基极层12。
40.本实施方式的基极层12为具有下层基极层12a、第一上层基极层12b、第二上层基极层12c的构成。具体而言，下层基极层12a设为p
－
型，配置于漂移层11上。而且，在下层基极层12a上形成有相比于漂移层11为高杂质浓度的载流子存储层(以下，也简称为cs层)13。另外，下层基极层12a以及cs层13形成于igbt区域1a以及fwd区域1b。
41.第一上层基极层12b配置于cs层13上部分中的igbt区域1a，相比于下层基极层12a为高杂质浓度。第二上层基极层12c配置于cs层13上部分中的fwd区域1b，相比于下层基极层12a为低杂质浓度。
42.即，本实施方式的基极层12被cs层13分割为位于漂移层11侧的下层基极层12a与位于半导体基板10的一面10a侧的第一上层基极层12b以及第二上层基极层12c。另外，本实施方式的第一上层基极层12b以及第二上层基极层12c由igbt区域1a与fwd区域1b的边界分割。
43.而且，下层基极层12a的杂质浓度基于所要求的耐压设定，例如设为5.0
×
10
16
cm
－3
左右。第一上层基极层12b的杂质浓度基于所要求的后述的绝缘栅构造中的阈值电压vth而设定，例如设为1.0～3.0
×
10
17
cm
－3
左右。第二上层基极层12c的杂质浓度基于所要求的fwd元件为导通状态时的正向电压vf而设定，例如设为2.0
×
10
16
cm
－3
左右。即，本实施方式的下层基极层12a、第一上层基极层12b以及第二上层基极层12c以满足所要求的条件的方式设
定了各杂质浓度。另外，虽然第二上层基极层12c基于fwd元件为导通状态时的正向电压vf而设定，但更详细地说，也考虑后述的第二接触区域18b的杂质浓度、面积而设定。
44.而且，在半导体基板10，以从一面10a侧贯通基极层12以及cs层13而到达漂移层11的方式形成有多个沟槽14。由此，基极层12以及cs层13由沟槽14分离成多个。在本实施方式中，多个沟槽14分别形成于igbt区域1a以及fwd区域1b，距半导体基板10的一面10a的深度设为5μm左右。另外，在本实施方式中，多个沟槽14将与igbt区域1a以及fwd区域1b的排列方向交叉的一个方向作为长度方向而形成为条纹状。
45.各沟槽14被覆盖各沟槽14的壁面地形成的栅极绝缘膜15与形成于该栅极绝缘膜15之上的由多晶硅等构成的栅极电极16填埋。由此，构成了沟槽栅极构造。
46.在igbt区域1a中的第一上层基极层12b的表层部分别形成有相比于漂移层11为高杂质浓度的n
+
型的发射极区域17以及相比于第一上层基极层12b为高杂质浓度的p
+
型的第一接触区域18a。
47.详细地说，发射极区域17以及第一接触区域18a分别形成为从半导体基板10的一面10a露出。另外，发射极区域17以及第一接触区域18a在本实施方式中如图1以及图2所示那样分别沿沟槽14的长度方向交替地形成，并且形成为与相邻的沟槽14分别相接。
48.而且，在第一接触区域18a内形成有从半导体基板10的一面10a露出的空穴抑制区域19。即，在半导体基板10的一面10a侧，以与发射极区域17分离的方式形成有空穴抑制区域19。空穴抑制区域19相比于第一接触区域18a，杂质浓度低，在本实施方式中，通过使第一上层基极层12b从半导体基板10的一面10a露出而构成。即，本实施方式的空穴抑制区域19由第一上层基极层12b的一部分构成。另外，在本实施方式中，空穴抑制区域19相当于载流子抑制区域。
49.在fwd区域1b中的第二上层基极层12c的表层部形成有相比于第二上层基极层12c为高杂质浓度的p
+
型的第二接触区域18b。
50.另外，虽然不被特别限定，但第一接触区域18a以及第二接触区域18b的杂质浓度设为1.0
×
10
18
～5.0
×
10
19
cm
－3
左右。
51.在半导体基板10的一面10a上形成有由bpsg(borophosphosilicate glass的简称)等构成的层间绝缘膜20。在层间绝缘膜20，在半导体基板10的一面10a中的igbt区域1a中，形成有使位于相邻的沟槽14之间的发射极区域17、第一接触区域18a、空穴抑制区域19露出的第一接触孔20a。另外，在层间绝缘膜20，在半导体基板10的一面10a中的fwd区域1b中形成有使第二上层基极层12c以及第二接触区域18b露出的第二接触孔20b。
52.在本实施方式中，第一接触孔20a以及第二接触孔20b沿沟槽14的长度方向形成。另外，第一接触孔20a形成为，在沿着半导体基板10的一面10a的面方向的方向上、并且是与沟槽14的长度方向正交的方向上，使相邻的沟槽14之间的部分交替地露出。即，本实施方式的igbt元件为间隔构造。以下，有时也将沿着半导体基板10的一面10a的面方向的方向、并且是与沟槽14的长度方向正交的方向简称为与沟槽14的长度方向正交的方向。
53.另外，在图1中，为了容易理解半半导体基板10的一面10a侧的构成，省略层间绝缘膜20以及后述的上部电极21的一部分而表示。另外，在图1中，将从第一接触孔20a露出的区域作为区域a用虚线表示，将从第二接触孔20b露出的区域作为区域b用虚线表示。
54.而且，在层间绝缘膜20上形成有上部电极21。上部电极21经过形成于层间绝缘膜
20的第一接触孔20a而与发射极区域17、第一接触区域18a以欧姆接合的状态电连接。另外，上部电极21经过形成于层间绝缘膜20的第一接触孔20a而与空穴抑制区域19以肖特基接合的状态电连接。即，成为在igbt区域1a形成有包括空穴抑制区域19与上部电极21的p型的肖特基势垒二极管(以下，也简称为sbd)的状态。
55.另外，上部电极21经过形成于层间绝缘膜20的第二接触孔20b而与第二上层基极层12c以及第二接触区域18b电连接。
56.即，在层间绝缘膜20上，形成有在igbt区域1a中作为发射极电极发挥功能、在fwd区域1b中作为阳极电极发挥功能的上部电极21。另外，在本实施方式中，上部电极21相当于第一电极。另外，在本实施方式中，上部电极21如后所述，由相对于设想为半导体基板10的硅而言肖特基势垒高度φb约为0.61ev的钛硅化物等构成。
57.在漂移层11中的与基极层12侧相反的一侧形成有相比于漂移层11为高杂质浓度的n型的场截止层(field stop layer)(以下，称作fs层)22。即，在半导体基板10的另一面10b侧形成有fs层22。
58.而且，在igbt区域1a中，隔着fs层22而在与漂移层11相反的一侧形成有p
+
型的集电极层23，在fwd区域1b中，隔着fs层22而在与漂移层11相反的一侧形成有n
+
型的阴极层24。即，在隔着fs层22而与漂移层11相反的一侧，集电极层23与阴极层24邻接地形成。而且，igbt区域1a与fwd区域1b根据形成于半导体基板10的另一面10b侧的层是集电极层23还是阴极层24来划分。即，在本实施方式中，集电极层23上的部分作为igbt区域1a，阴极层24上的部分作为fwd区域1b。
59.在隔着集电极层23以及阴极层24而与漂移层11相反的一侧形成有与集电极层23以及阴极层24电连接的下部电极25。即，形成有在igbt区域1a中作为集电极电极发挥功能、在fwd区域1b中作为阴极电极发挥功能的下部电极25。在本实施方式中，下部电极25相当于第二电极。
60.本实施方式的半导体装置通过如此构成，在igbt区域1a中，构成将基极层12作为基极、将发射极区域17作为发射极、将集电极层23作为集电极的igbt元件。另外，在fwd区域1b中，构成将基极层作为阳极、将漂移层11、fs层22、阴极层24作为阴极而pn结合的fwd元件。
61.以上是本实施方式中的半导体装置的构成。在本实施方式中，如此在共同的半导体基板10形成有igbt区域1a以及fwd区域1b。另外，在本实施方式中，n型、n
+
型、n
－
型相当于第一导电型，p型、p
+
型相当于第二导电型。另外，通过如上述那样构成，半导体基板10成为具有漂移层11、基极层12、cs层13、发射极区域17、第一接触区域18a、第二接触区域18b、空穴抑制区域19、fs层22、集电极层23、阴极层24的构成。
62.接下来，对上述半导体装置的工作以及效果进行说明。
63.首先，半导体装置若在下部电极25被施加比上部电极21高的电压，则形成于基极层12与漂移层11之间的pn结成为反向导通状态而形成耗尽层。而且，在栅极电极16被施加小于绝缘栅构造的阈值电压vth的低电平(例如0v)的电压时，在上部电极21与下部电极25之间不流过电流。
64.为了使igbt元件成为导通状态，在对下部电极25施加了比上部电极21高的电压的状态下，栅极电极16被施加绝缘栅构造的阈值电压vth以上的高电平的电压。由此，基极层
12中的与配置栅极电极16的沟槽14相接的部分形成反转层。而且，关于igbt元件，电子从发射极区域17经由反转层向漂移层11供给，从而空穴被从集电极层23向漂移层11供给，通过电导调制，漂移层11的电阻值降低，从而成为导通状态。
65.另外，在使igbt元件为截止状态、使fwd元件为导通状态(即，使fwd元件二极管动作)时，切换向上部电极21与下部电极25施加的电压，进行对上部电极21施加比下部电极25高的电压的正向电压施加。由此，空穴被向基极层12供给并且电子被向阴极层24供给，从而fwd元件进行二极管动作。
66.此时，在本实施方式中，在igbt区域1a形成有空穴抑制区域19。而且，空穴抑制区域19与上部电极21被肖特基接合而构成了sbd。因此，在fwd元件为导通状态时，能够抑制向igbt区域1a的第二上层基极层12c注入空穴。
67.具体而言，如图3a所示，在第一接触区域18a与上部电极21之间，电子与空穴复合，从而成为能够从上部电极21向第一接触区域18a注入空穴的状态。另一方面，如图3b所示，在空穴抑制区域19与上部电极21之间，空穴抑制区域19与上部电极21肖特基接合，因此难以从上部电极21向空穴抑制区域19注入空穴。除此之外，即使在存在从阴极层24向igbt区域1a的基极层12混入的电子的情况下，也不选择与空穴的复合电流地容易作为漂移电流向上部电极21排出。另外，图3a以及图3b是将阴极－阳极间的正向电压vf设为约2.5v的情况下的能带图。
68.而且，本发明人们对fwd元件为导通状态时的载流子浓度分布进行了模拟，获得了图4a～图4c所示的电子浓度分布的结果。另外，由于是导通状态，因此电子浓度与空穴浓度处于对应关系。即，图4a～图4c的与电子浓度分布相关的模拟结果和与空穴浓度分布相关的模拟结果大致相同。因此，以下，以电子浓度分布为代表说明载流子浓度分布。另外，以下，将沿着沟槽14的延伸设置方向的发射极区域17、第一接触区域18a、空穴抑制区域19的长度作为各自的长度进行说明。而且，以下，如图2所示，将发射极区域17的长度作为长度l1、将空穴抑制区域19的长度作为长度l2进行说明。
69.如图4a所示，在未形成有空穴抑制区域19的情况下，确认到在igbt区域1a中，在fwd区域1b侧的表层部存在电子浓度变高的区域d。即，在空未形成有穴抑制区域19的情况下，确认到在igbt区域1a，在fwd区域1b侧的表层部存在空穴浓度变高的区域。另一方面，如图4b所示，在形成有空穴抑制区域19的情况下，确认到在igbt区域1a中，区域d变小。而且，如图4c所示，在使空穴抑制区域19的长度为极限的情况下，确认到在igbt区域1a中，在fwd区域1b侧的表层部不存在区域d。
70.另外，使图4c的模拟中的空穴抑制区域19的长度l2为极限是指，使第一接触区域18a的长度为0，且不具备第一接触区域18a的构成。即，使图4c的模拟中的空穴抑制区域19的长度l2为极限是指，成为沿沟槽14的长度方向仅将发射极区域17与空穴抑制区域19交替地配置的状态。另外，使以下的空穴抑制区域19的长度l2为极限的情况也相同。
71.而且，如图5所示，确认到在igbt区域1a中，通过形成空穴抑制区域19，与不形成空穴抑制区域19的情况比较，电子浓度(即，空穴浓度)降低。另外，由于空穴抑制区域19的长度l2越长，越难以注入空穴，因此确认到电子浓度(即，空穴浓度)变低。另外，图5是表示距半导体基板10的一面10a的深度为10μm的部分的电子浓度的结果，并且是表示漂移层11中的比沟槽14到达的部分靠下部电极25侧的部分的电子浓度的结果。
72.之后，在使fwd元件从导通状态成为截止状态时，进行向下部电极25施加比上部电极21高的电压的反向电压施加。即，当从在fwd元件中流过正向电流的状态将该电流切断时，进行向下部电极25施加比上部电极21高的电压的反向电压施加。由此，fwd元件成为恢复状态。而且，基极层12中的空穴被向上部电极21侧吸引，并且漂移层11中的电子被向下部电极25侧吸引，从而产生恢复电流(recovery current)。
73.此时，在igbt区域1a中，如上述那样，在fwd元件为导通状态时，空穴的注入被抑制。因此，在本实施方式的半导体装置中，能够减少恢复电流，能够实现恢复损失err的减少。
74.具体而言，如图6a以及图6b所示，通过形成空穴抑制区域19，能够减少恢复损失err。而且，如上述那样，由于空穴抑制区域19的长度l2越长，空穴的注入越被抑制，因此空穴抑制区域19的长度l2越长，恢复损失err越小。
75.这里，本实施方式的半导体装置如上述那样形成有空穴抑制区域19，因此能够减少恢复损失err。然而，上述那样的半导体装置中的igbt元件存在因形成空穴抑制区域19而容易产生闩锁(latch up)的隐患。
76.因此，在本实施方式中，空穴抑制区域19形成为与发射极区域17分离。由此，与空穴抑制区域19形成为与发射极区域17相接的情况比较，能够抑制空穴从空穴抑制区域19流向发射极区域17，能够抑制闩锁的产生。
77.而且，在本实施方式中，将空穴抑制区域19设为以下的构成。首先，上述半导体装置中的igbt元件由图7所示的等效电路表示。另外，在图7中，为了容易理解，去除cs层13来表示。
78.如图7所示，igbt元件构成为具有nmos100与pnp晶体管101、寄生npn晶体管(以下，也简称为寄生晶体管)102，若寄生晶体管102工作，则产生闩锁。另外，寄生晶体管102包括发射极区域17、基极层12、漂移层11。
79.另外，igbt元件成为在发射极e上并联连接有作为发射极区域17的内部电阻的发射极电阻110、作为第一接触区域18a的内部电阻的接触电阻111、sbd112的状态。另外，发射极e是上部电极21，sbd112包括空穴抑制区域19与上部电极21。而且，接触电阻111以及sbd112的阳极经由作为基极层12的内部电阻的基极电阻113连接于寄生晶体管102的基极。
80.在该情况下，在基极电阻113中的接触电阻111侧的电位低的情况下，寄生晶体管102工作的情况被抑制。然而，若通过形成空穴抑制区域19而构成sbd112，则基极电阻113中的接触电阻111侧的电位变高。另外，空穴抑制区域19的长度l2越长，第一接触区域18a的长度越短，从而基极电阻113中的接触电阻111侧的电位越高。而且，若基极电阻113中的接触电阻111侧的电位过高，则由于寄生晶体管102工作而产生无法通过nmos100控制的闩锁。
81.更详细地说，基极层12的空穴准费米能级e
fp
与发射极区域17的电子准费米能级e
fn
之差等于寄生晶体管102的基极－发射极间电压v
be
。而且，如果没有空穴准费米能级e
fp
与电子准费米能级e
fn
之差，则v
be
＝0，不流过空穴引起的基极电流，寄生晶体管102不工作。因此，不产生闩锁。
82.然而，若空穴准费米能级e
fp
与电子准费米能级e
fn
存在差，基极－发射极间电压v
be
变大，则寄生晶体管102工作。在该情况下，产生无法通过nmos100控制的闩锁。
83.因此，本发明人们对空穴抑制区域19的长度l2进行了深刻研究，获得了图8以及图
9所示的结果。另外，在图8以及图9中，如图2所示，将沿沟槽14的延伸设置方向相邻的发射极区域17的中心的间隔(即，间距间隔)l设为6μm，将各发射极区域17的长度l1设为1.2μm。而且，图8以及图9是固定间距间隔等、使空穴抑制区域19的长度l2变化的情况下的模拟结果。即，图8以及图9是使第一接触区域18a与空穴抑制区域19的长度之和为3.6μm、使空穴抑制区域19与第一接触区域18a的长度之比(即，面积比)变化的情况下的模拟结果。但是，在图8以及图9中，将空穴抑制区域19的长度l2中的一半的长度表示为单向长。例如图8中的空穴抑制区域19的单向长为0.1μm表示空穴抑制区域19的长度l2是0.2μm。
84.首先，如图8所示，在未形成有空穴抑制区域19的情况下，igbt元件成为导通状态时的集电极电流ice因集电极－发射极间的电压vce成为规定电压而成为恒定(即，饱和电流)。而且，在形成有空穴抑制区域19的情况下，空穴抑制区域19的单向长(即，长度l2)越长，集电极电流ice越容易产生闩锁，饱和电流变大。但是，在空穴抑制区域19的长度l2为极限的情况下，集电极电流ice因产生闩锁而不饱和，成为线性。另外，图8是使栅极－发射极间电压vge为15v时的模拟结果。
85.而且，如图9所示，确认到若将空穴抑制区域19的单向长设为1.2μm以上，则寄生晶体管102的基极－发射极间电压v
be
急剧地变大。即，确认到若将空穴抑制区域19的长度l2设为2.4μm以上，则寄生晶体管102的基极－发射极间电压v
be
急剧地变大。而且，在本实施方式中，如上述那样，第一接触区域18a与空穴抑制区域19的长度之和设为3.6μm。因此，若第一接触区域18a与空穴抑制区域19的面积比(即，长度比)为1:2以上，则寄生晶体管102的基极－发射极间电压v
be
容易变大。即，由于寄生晶体管102而容易产生闩锁。因而，在本实施方式中，第一接触区域18a与空穴抑制区域19以面积比为1:2以下的方式形成。换言之，空穴抑制区域19的面积设为第一接触区域18a的面积的2倍以下。由此，在本实施方式的半导体装置中，即使形成空穴抑制区域19，也能够抑制产生闩锁。另外，图9是表示流过2000a的大电流时的模拟结果的图。
86.以上是本实施方式中的半导体装置的主要工作。
87.而且，在本实施方式中，还基于图10规定了上部电极21的肖特基势垒高度φb。另外，图10是将空穴抑制区域19的杂质浓度设为1.0
×
10
17
cm
－3
的情况下的模拟结果。
88.如图10所示，上部电极21的肖特基势垒高度φb越大，空穴越容易注入，因此恢复损失err容易变大。具体而言，在将空穴抑制区域19的杂质浓度设为1.0
×
10
17
cm
－3
的情况下，若肖特基势垒高度φb大于0.8ev，则恢复损失err急剧地增加。因此，本实施方式的上部电极21由肖特基势垒高度φb为0.8ev以下的材料构成，例如由钛硅化物构成。
89.如以上说明那样，在本实施方式中，形成从半导体基板10的一面10a露出的空穴抑制区域19，上部电极21与空穴抑制区域19肖特基接合。因此，在fwd元件为导通状态时，能够抑制空穴注入到igbt区域1a的表层部。因而，能够减少恢复电流，能够减少恢复损失err。
90.另外，空穴抑制区域19从半导体基板10的一面10a露出。因此，不需要形成用于将空穴抑制区域19与上部电极21连接的沟槽接触(trench contact)。因而，能够缩窄相邻的沟槽的间隔，能够抑制igbt元件的导通电压变高。
91.而且，发射极区域17以及第一接触区域18a沿沟槽14的长度方向形成。因此，与发射极区域17以及第一接触区域18a在与沟槽14的长度方向正交的方向上形成的情况比较，能够进一步缩窄相邻的沟槽14的间隔。
92.而且，空穴抑制区域19形成为不与发射极区域17相接。因此，与空穴抑制区域19与发射极区域17相接的情况比较，能够抑制产生igbt元件的闩锁。
93.而且，第一接触区域18a与空穴抑制区域19形成为面积比为1:2以下。因此，能够进一步抑制产生igbt元件的闩锁。
94.另外，在本实施方式中，形成有cs层13。因此，在igbt元件为导通状态时，供给到漂移层11的空穴被cs层13抑制了从上部电极21的脱出，能够实现导通电压降低。
95.而且，在本实施方式中，基极层12构成为具有下层基极层12a、第一上层基极层12b、第二上层基极层12c。而且，下层基极层12a的杂质浓度基于所要求的耐压而设定。第一上层基极层12b的杂质浓度基于所要求的绝缘栅构造的阈值电压vth而设定。第二上层基极层12c的杂质浓度基于所要求的fwd元件为导通状态时的正向电压vf而设定。如此，下层基极层12a、第一上层基极层12b、第二上层基极层12c以满足所要求的条件的方式被设定了杂质浓度，从而能够实现半导体装置的特性提高。
96.(第二实施方式)
97.对第二实施方式进行说明。本实施方式相对于第一实施方式为不具备cs层13的构成。其他与第一实施方式相同，因此这里省略说明。
98.在本实施方式中，如图11所示，在半导体基板10没有形成cs层13，基极层12未沿深度方向被分割。另外，基极层12在igbt区域1a以及fwd区域1b中，杂质浓度为一定。另外，在这种构成的情况下，优选的是在fwd区域1b中形成杂质浓度低于基极层12的p
－
型的调整区域26来调整fwd元件的正向电压vf。
99.这种半导体装置也能够通过在igbt区域1a形成空穴抑制区域19来获得与上述第一实施方式相同的效果。
100.(第三实施方式)
101.对第三实施方式进行说明。本实施方式相对于第一实施方式变更了形成空穴抑制区域19的部分。其他与第一实施方式相同，因此这里省略说明。
102.在本实施方式中，如图12所示，空穴抑制区域19仅形成在igbt区域1a中的与fwd区域1b的边界部侧。即，空穴抑制区域19不形成在隔着边界部位于与fwd区域1b相反的一侧的部分。换言之，例如在igbt区域1a与fwd区域1b交替地排列的情况下，空穴抑制区域19不形成在igbt区域1a中的igbt区域1a和fwd区域1b的排列方向上的内缘部。
103.在这种半导体装置中，成为仅在igbt区域1a中的容易影响恢复损失err的部分配置空穴抑制区域19的构成。因此，能够抑制闩锁耐量降低，并且能够减少恢复损失err。
104.(其他实施方式)
105.本公开依据实施方式进行了描述，但应理解的是本公开不限于该实施方式及构造。本公开还包含各种各样的变形例及均等范围内的变形。此外，各种各样的组合及形态、进而在它们中仅包含一要素、其以上或其以下的其他组合及形态也落入本公开的范畴及思想范围。
106.例如在上述各实施方式中，也可以是，第一导电型为p型，第二导电型为n型。
107.另外，在上述各实施方式中，igbt区域1a以及fwd区域1b的构成能够适当变更。例如在上述第一实施方式中，igbt区域1a的下层基极层12a与第一上层基极层12b也可以设为相同的杂质浓度。同样，fwd区域1b的下层基极层12a与第二上层基极层12c也可以设为相同
的杂质浓度。另外，在fwd区域1b中将下层基极层12a与第二上层基极层12c设为相同的杂质浓度的情况下，优选的是通过形成相比于基极层12为低杂质浓度的p
－
型的调整区域26来调整fwd元件的正向电压vf。
108.而且，在上述各实施方式中，空穴抑制区域19可以是与第一上层基极层12b不同的构成，也可以是与第一上层基极层12b不同的杂质浓度。
109.另外，在上述各实施方式中，在igbt区域1a中，也可以在层间绝缘膜20上以使相邻的沟槽14之间的部分分别露出的方式形成第一接触孔20a。即，igbt区域1a也可以不设为间隔构造。
110.而且，在上述各实施方式中，发射极区域17以及第一接触区域18a也可以在与沟槽14的长度方向正交的方向上依次形成。另外，空穴抑制区域19也可以与发射极区域17接触。这样的半导体装置也能够通过形成空穴抑制区域19来减少恢复损失err。
技术特征：1.一种半导体装置，其在共同的半导体基板(10)上形成有具有igbt元件的igbt区域(1a)和具有fwd元件的fwd区域(1b)，其特征在于，具备：所述半导体基板，其具有所述igbt区域和所述fwd区域，且包含：第一导电型的漂移层(11)；形成在所述漂移层上的第二导电型的基极层(12)；第二导电型的集电极层(23)，在所述igbt区域中形成于所述漂移层中的与所述基极层侧相反的一侧；以及第一导电型的阴极层(24)，在所述fwd区域中形成于所述漂移层中的与所述基极层侧相反的一侧，所述半导体基板将所述基极层侧的面设为一面(10a)，将所述集电极层以及所述阴极层侧的面设为另一面(10b)；栅极绝缘膜(15)，其形成于多个沟槽(14)的壁面，所述多个沟槽(14)在所述igbt区域中贯通所述基极层而到达所述漂移层，且将一个方向作为长度方向而被延伸设置；配置于所述栅极绝缘膜上的栅极电极(16)；第一导电型的发射极区域(17)，其在所述igbt区域中为所述基极层的表层部，并且形成为与所述沟槽相接，杂质浓度比所述漂移层高；第二导电型的接触区域(18a)，其在所述igbt区域中形成于所述基极层的表层部，杂质浓度比所述基极层高；第一电极(21)，其配置于所述半导体基板的一面侧，与所述基极层以及所述发射极区域电连接；以及第二电极(25)，其配置于所述半导体基板的另一面侧，与所述集电极层以及所述阴极层电连接，在所述igbt区域形成有从所述半导体基板的一面露出、且杂质浓度比所述接触区域低的第二导电型的载流子抑制区域(19)，所述第一电极与所述载流子抑制区域肖特基接合。2.根据权利要求1所述的半导体装置，其特征在于，在所述igbt区域中，所述基极层被杂质浓度比所述漂移层高的载流子存储层(13)分割为所述漂移层侧的下层基极层(12a)与所述半导体基板的一面侧的上层基极层(12b)，所述下层基极层的杂质浓度与所述上层基极层的杂质浓度不同。3.根据权利要求1或2所述的半导体装置，其特征在于，在所述igbt区域中，所述发射极区域以及所述接触区域沿所述沟槽的长度方向交替地形成。4.根据权利要求3所述的半导体装置，其特征在于，所述载流子抑制区域形成于所述接触区域内，与所述发射极区域分离。5.根据权利要求4所述的半导体装置，其特征在于，所述接触区域和所述载流子抑制区域被设为，所述接触区域与所述载流子抑制区域的面积比成为1:2以下。
技术总结在共同的半导体基板(10)上形成有具有IGBT元件的IGBT区域(1a)与具有FWD元件的FWD区域(1b)的半导体装置中，在IGBT区域(1a)形成从半导体基板(10)的一面(10a)露出、且相比于接触区域(18a)为低杂质浓度的第二导电型的载流子抑制区域(19)。而且，将第一电极(21)与载流子抑制区域19肖特基接合。流子抑制区域19肖特基接合。流子抑制区域19肖特基接合。
技术研发人员：鸟山周一 住友正清 T
受保护的技术使用者：株式会社电装
技术研发日：2021.03.05
技术公布日：2022/11/1
