显示装置
1.相关申请的交叉引用
2.本技术基于并且要求于2021年4月29日在韩国知识产权局递交的韩国专利申请第10-2021-0055948号的优先权，其公开通过引用整体合并于本文。
技术领域
3.本公开涉及一种显示装置。更具体地，本公开涉及一种能够提供高质量图像的显示装置。
背景技术：4.近年来，显示装置的用途已经多样化。另外，随着显示装置变得越来越薄且越来越轻，其使用范围已逐渐扩展。随着显示装置在各种领域中的利用，对提供高质量图像的显示装置的需求增加。
技术实现要素：5.一个或多个实施例包括可以提供高质量图像的显示装置。然而，这样的技术问题是示例，并且本公开不限于此。
6.另外的方面部分地在随后的描述中阐述，并且部分地根据这些描述显而易见，或者可以通过实践本公开呈现的实施例而获知。
7.根据一个或多个实施例，显示装置包括：基板；第一薄膜晶体管，布置在基板之上，并且包括第一半导体层和第一栅电极，第一半导体层包括硅，并且第一栅电极与第一半导体层重叠；第二薄膜晶体管，布置在基板之上，并且包括第二半导体层和第二栅电极，第二半导体层包括氧化物半导体，并且第二栅电极与第二半导体层重叠；以及显示元件，电连接到第一薄膜晶体管，其中第二栅电极具有其中下层和上层在厚度方向上被堆叠的结构，上层包括与下层的材料不同的材料，其中下层的下表面的端部在垂直于厚度方向的第一方向上与上层的下表面的端部间隔开第一间距，其中被图案化的第二栅绝缘层位于第二半导体层和第二栅电极之间，并且其中第二栅绝缘层的上表面的端部在第一方向上与下层的下表面的端部间隔开第二间距。
8.第二间距可以具有在第一间距的约0.2倍至约5倍的范围内的值。
9.第二间距可以具有在约0.1μm至约1μm的范围内的值。
10.第一间距可以具有在约0.2μm至约0.5μm的范围内的值。
11.上层在厚度方向上的厚度可以大于下层在厚度方向上的厚度。
12.上层的蚀刻速率可以大于下层的蚀刻速率。
13.上层可以包括铜(cu)，并且下层可以包括钛(ti)。
14.第一栅电极可以包括单层铜合金，并且除了铜(cu)之外还包括银(ag)、钙(ca)和锌(zn)中的至少一种。
15.第一栅电极可以包括在厚度方向上被堆叠的第一层和第二层，第二层位于第一层
上，第一层可以包括铜合金或氧化铟锌(izo)，并且第二层可以包括铜。
16.第一层的上表面的端部可以与第二层的下表面的端部接触。
17.第一层的上表面的端部可以在第一方向上与第二层的下表面的端部间隔开第三间距，并且第三间距可以小于第一间距。
18.第三间距可以具有在约0μm至约0.1μm的范围内的值。
19.显示装置可以进一步包括存储电容器，存储电容器与第一薄膜晶体管重叠，并且包括第一电极和第二电极，第二电极位于第一电极上，其中第二电极可以包括在厚度方向上被堆叠的第三层和第四层，第四层位于第三层上。
20.第三层可以包括铜合金或氧化铟锌(izo)，并且第四层可以包括铜。
21.显示装置可以进一步包括布置在基板和第一薄膜晶体管之间的下导电层，其中下导电层可以与第一半导体层的至少一部分重叠。
22.显示装置可以进一步包括薄膜封装层，薄膜封装层覆盖显示元件，并且包括在厚度方向上被顺序堆叠的第一无机封装层、有机封装层和第二无机封装层，其中基板可以包括在厚度方向上被顺序堆叠的第一基底层、第一无机阻挡层、第二基底层和第二无机阻挡层。
23.根据一个或多个实施例，显示装置包括：基板；薄膜晶体管，布置在基板之上，并且包括氧化物半导体层和栅电极，氧化物半导体层包括氧化物半导体，并且栅电极与氧化物半导体层重叠；以及显示元件，电连接到薄膜晶体管，其中栅电极具有其中下层和上层在厚度方向上被堆叠的结构，上层包括与下层的材料不同的材料，并且下层的下表面的端部在垂直于厚度方向的第一方向上与上层的下表面的端部间隔开第一间距，其中被图案化的栅绝缘层布置在氧化物半导体层和栅电极之间，并且栅绝缘层的上表面的端部在第一方向上与下层的下表面的端部间隔开第二间距。
24.第二间距可以具有在第一间距的约0.2倍至约5倍的范围内的值。
25.第二间距可以大于第一间距。
26.上层可以包括铜(cu)，并且下层可以包括钛(ti)。
附图说明
27.根据下面结合附图进行的描述，本公开的特定实施例的以上和其他方面、特征和优点将更加显而易见，附图中：
28.图1是根据实施例的显示装置的平面图；
29.图2是根据实施例的像素电路和连接到像素电路的作为显示元件的有机发光二极管的等效电路图，像素电路对像素进行驱动；
30.图3是沿图1的线i-i’截取的图1的显示装置的截面图；
31.图4是图3的区域ii的示出包括氧化物半导体的第二薄膜晶体管的放大图；
32.图5是与图4对应的部分的平面布局；
33.图6a、图6b和图6c是示出根据实施例的制造第二薄膜晶体管的方法的截面图；
34.图7是根据实施例的显示装置的截面图；
35.图8是根据实施例的显示装置的截面图；
36.图9是根据实施例的显示装置的截面图；并且
37.图10是根据实施例的显示装置的截面图。
具体实施方式
38.现在将详细参考实施例，实施例的示例在附图中示出，其中相同的附图标记始终指相同的元件。就这一点而言，目前的实施例可以具有不同的形式，并且不应该被解释为限于本文所阐述的描述。相应地，以下通过参考附图仅描述实施例，以解释本描述的各个方面。如本文所使用的，术语“和/或”包括所列出的关联项目中的一个或多个的任意和所有组合。在整个公开中，表达“a、b和c中的至少一个”指示仅a、仅b、仅c、a和b两者、a和c两者、b和c两者、a、b和c的全部或其变型。
39.由于本公开允许各种改变和许多实施例，因此将在附图中示出并且在书面描述中描述特定实施例。本公开的效果和特征以及实现它们的方法将参考以下参考附图详细描述的实施例来阐明。然而，本公开不限于下面的实施例，并且可以以各种形式体现。
40.在下文中，将参考附图描述实施例，其中相同的附图标记始终指相同的元件，并且省略其重复描述。
41.虽然诸如“第一”和“第二”的术语可以被用于描述各种部件，但是这些部件不必须限于以上术语。以上术语被用于将一个部件和另一部件区分开。
42.如本文所使用的，单数形式“一”和“该(所述)”旨在也包括复数形式，除非上下文清楚地给出其他指示。
43.应理解，如本文所使用的，术语“包括”、“包含”和/或其变型指明存在所述的特征或部件，但不排除一个或多个其他特征或部件的附加。
44.进一步应理解，当层、区域或部件被称为“在”另一层、区域或部件“上”时，其可以直接或间接在该另一层、区域或部件上。也就是说，例如，可以存在居间层、区域或部件。
45.为了便于解释，附图中元件的尺寸可以被放大或缩小。例如，由于为了便于解释而任意地示出了附图中元件的尺寸和厚度，因此本公开不限于此。
46.应理解，当层、区域或部件被称为“连接”到另一层、区域或部件时，其可以“直接连接”到该另一层、区域或部件，或者可以“间接连接”到该另一层、区域或部件且其他层、区域或部件介于其间。例如，应理解，当层、区域或部件被称为“电连接”到另一层、区域或部件时，其可以“直接电连接”到该另一层、区域或部件，或者可以“间接电连接”到该另一层、区域或部件且其他层、区域或部件介于其间。
47.在下面的示例中，x轴、y轴和z轴不限于直角坐标系的三个轴，并且可以以更宽泛的意义进行解释。例如，x轴、y轴和z轴可以互相垂直，或者可以表示互相不垂直的不同方向。
48.在本说明书中，“a和/或b”意指a或b或者a和b。
49.图1是根据实施例的显示装置10的平面图。
50.参考图1，显示装置10的基板100可以被划分为显示区域da和位于显示区域da外部的外围区域pa。显示装置10可以通过使用从布置在显示区域da中的多个像素p发射的光来显示图像。
51.每个像素p可以包括诸如有机发光二极管或无机发光二极管的显示元件，并且发射例如红光、绿光、蓝光或白光。也就是说，每个像素p可以连接到包括薄膜晶体管(tft)和
存储电容器的像素电路。像素电路可以连接到扫描线sl、数据线dl和驱动电压线pl。数据线dl和驱动电压线pl与扫描线sl交叉。扫描线sl可以在x方向上延伸，并且数据线dl和驱动电压线pl可以在y方向上延伸。
52.随着像素电路被驱动，每个像素p可以发光，并且显示区域da通过从像素p发射的光而显示预设图像。在本说明书中，如以上所述，像素p可以定义为发射具有红色、绿色、蓝色和白色中的一种颜色的光的发射区域。
53.外围区域pa是其中不布置像素p并且不显示图像的区域。内置驱动电路部分、电源线和端子部分等可以布置在外围区域pa中，内置驱动电路部分被配置为对像素p进行驱动，包括驱动电路部分的印刷电路板或者驱动器集成电路(ic)连接到端子部分。
54.根据实施例的显示装置10可以包括有机发光显示装置、无机发光显示装置和量子点显示装置。下文中，虽然有机发光显示装置被描述为根据实施例的显示装置10的示例，但是根据实施例的显示装置10不限于此，并且以下描述的特性适用于以上所述的各种类型的显示装置。
55.图2是根据实施例的像素电路pc和连接到像素电路pc的作为显示元件的有机发光二极管oled的等效电路图，像素电路pc对像素进行驱动。
56.参考图2，像素电路pc包括多个晶体管(第一至第七晶体管)t1、t2、t3、t4、t5、t6和t7、存储电容器cst和升压电容器cbt。另外，像素电路pc连接到多条信号线、第一初始化电压线vil1和第二初始化电压线vil2以及驱动电压线pl。信号线可以包括第一扫描线sl1、第二扫描线sl2、第三扫描线sl3、第四扫描线sl4和发射控制线el。在另一实施例中，信号线中的至少一条、第一初始化电压线vil1和第二初始化电压线vil2和/或驱动电压线pl可以由彼此相邻的像素电路共享。
57.驱动电压线pl可以被配置为将第一电源电压elvdd传送到第一晶体管t1。第一初始化电压线vil1可以被配置为将第一初始化电压vint1传送到像素电路pc，第一初始化电压vint1对第一晶体管t1进行初始化。第二初始化电压线vil2可以被配置为将第二初始化电压vint2传送到像素电路pc，第二初始化电压vint2对有机发光二极管oled进行初始化。
58.第一扫描线sl1、第二扫描线sl2、第三扫描线sl3、第四扫描线sl4、发射控制线el以及第一初始化电压线vil1和第二初始化电压线vil2可以在第一方向(x方向)上延伸，并且在每个像素行中彼此间隔开。数据线dl和驱动电压线pl可以在第二方向(y方向)上延伸，并且在每个像素列中彼此间隔开。
59.图2中示出第一至第七晶体管t1、t2、t3、t4、t5、t6和t7当中的第三晶体管t3和第四晶体管t4被实现为n沟道金属氧化物半导体场效应晶体管(mosfet)，并且这些晶体管中的其余晶体管被实现为p沟道金属氧化物半导体场效应晶体管(mosfet)。
60.第一晶体管t1通过第五晶体管t5连接到驱动电压线pl，并且通过第六晶体管t6电连接到有机发光二极管oled。第一晶体管t1用作驱动晶体管，并且被配置为根据第二晶体管t2的开关操作接收数据信号dm，并将驱动电流i
oled
供应给有机发光二极管oled。
61.用作开关晶体管的第二晶体管t2连接到第一扫描线sl1和数据线dl，并且还通过第五晶体管t5连接到驱动电压线pl。开关晶体管t2根据通过第一扫描线sl1传送的第一扫描信号sn导通，并且执行将数据信号dm传送到节点n1的开关操作，数据信号dm通过数据线dl传送。
62.第三晶体管t3是补偿晶体管，连接到第四扫描线sl4，并且通过第六晶体管t6连接到有机发光二极管oled。第三晶体管t3根据第四扫描信号sn’导通，并且将第一晶体管t1二极管连接，第四扫描信号sn’通过第四扫描线sl4传送。
63.第四晶体管t4是第一初始化晶体管，连接到是在前扫描线的第三扫描线sl3以及第一初始化电压线vil1，根据第三扫描信号sn-1导通，并且通过将第一初始化电压vint1传送到第一晶体管t1的栅电极来初始化第一晶体管t1的栅电极的电压，第三扫描信号sn-1是通过第三扫描线sl3传送的在前扫描信号，并且第一初始化电压vint1来自第一初始化电压线vil1。
64.第五晶体管t5可以是操作控制晶体管，并且第六晶体管t6可以是发射控制晶体管。第五晶体管t5和第六晶体管t6连接到发射控制线el，并且根据发射控制信号em同时导通以形成电流路径，使得驱动电流i
oled
在从驱动电压线pl到有机发光二极管oled的方向上流动，发射控制信号em通过发射控制线el传送。
65.第七晶体管t7是第二初始化晶体管，连接到是在后扫描线的第二扫描线sl2以及第二初始化电压线vil2，根据第二扫描信号sn+1导通，并且通过将第二初始化电压vint2传送到有机发光二极管oled来初始化有机发光二极管oled，第二扫描信号sn+1是通过第二扫描线sl2传送的在后扫描信号，并且第二初始化电压vint2来自第二初始化电压线vil2。第七晶体管t7可以省略。
66.存储电容器cst包括第一电极ce1和第二电极ce2。第一电极ce1连接到第一晶体管t1的栅电极，并且第二电极ce2连接到驱动电压线pl。存储电容器cst可以通过存储并保持与存储电容器cst的两个相反端(分别对应于驱动电压线pl和第一晶体管t1的栅电极)的电压之间的差相对应的电压来保持施加到第一晶体管t1的栅电极的电压。
67.升压电容器cbt包括第三电极ce3和第四电极ce4。第三电极ce3连接到第一扫描线sl1和第二晶体管t2的栅电极。第四电极ce4连接到第一晶体管t1的栅电极和存储电容器cst的第一电极ce1。在第一扫描线sl1的第一扫描信号sn是使第二晶体管t2截止的电压的情况下，升压电容器cbt可以通过提高节点n2的电压来降低显示黑色的电压(黑色电压)。
68.有机发光二极管oled可以包括像素电极和对电极，并且对电极可以接收第二电源电压elvss。有机发光二极管oled通过接收来自第一晶体管t1的驱动电流i
oled
并发光来显示图像。
69.下面描述根据实施例的像素电路pc的具体操作。
70.在第一初始化时段期间，当通过第三扫描线sl3供应第三扫描信号sn-1时，第四晶体管t4根据第三扫描信号sn-1导通，并且第一晶体管t1由从第一初始化电压线vil1供应的第一初始化电压vint1初始化。
71.在数据编程时段期间，当分别通过第一扫描线sl1和第四扫描线sl4供应第一扫描信号sn和第四扫描信号sn’时，第二晶体管t2和第三晶体管t3根据第一扫描信号sn和第四扫描信号sn’导通。在这种情况下，第一晶体管t1由导通的第三晶体管t3二极管连接并正向偏置。然后，其中从自数据线dl供应的数据信号dm补偿了第一晶体管t1的阈值电压(vth)的电压被施加到第一晶体管t1的栅电极。第一电源电压elvdd和补偿电压分别被施加到存储电容器cst的两个相反端，并且与这两个相反端之间的电压差相对应的电荷被存储在存储电容器cst中。
72.在发光时段期间，第五晶体管t5和第六晶体管t6根据从发射控制线el供应的发射控制信号em导通。与第一晶体管t1的栅电极的电压和第一电源电压elvdd之间的电压差相对应的驱动电流i
oled
出现，并且驱动电流i
oled
通过第六晶体管t6被供应到有机发光二极管oled。
73.在第二初始化时段期间，当通过第二扫描线sl2供应第二扫描信号sn+1时，第七晶体管t7根据第二扫描信号sn+1导通，并且有机发光二极管oled由从第二初始化电压线vil2供应的第二初始化电压vint2初始化。
74.第一至第七晶体管t1、t2、t3、t4、t5、t6和t7中的至少一些可以包括不同类型的半导体层。作为示例，用作驱动晶体管的第一晶体管t1可以包括包含硅(例如，硅半导体)的半导体层，并且第二晶体管t2(是开关晶体管)至第七晶体管t7中的至少一个可以包括氧化物半导体层。
75.硅半导体具有优异的迁移率和可靠性。相应地，由于直接影响有机发光二极管oled的亮度的第一晶体管t1包括包含硅半导体的半导体层，因此可以实现高分辨率显示装置10。
76.另外，包括氧化物半导体层的晶体管具有低关断电流，并且可以以低频驱动。相应地，由于其余晶体管即除第一晶体管t1之外的第二至第七晶体管t2、t3、t4、t5、t6和t7中的至少一个包括氧化物半导体层，因此可以降低显示装置10的功耗。
77.图3是沿图1的线i-i’截取的显示装置10的截面图。
78.参考图3，在根据实施例的显示装置10中，像素电路pc可以布置在基板100之上，并且有机发光二极管oled可以被布置为连接到像素电路pc的显示元件。
79.为了便于描述，图3仅示出像素电路pc的配置当中的包括硅半导体的第一薄膜晶体管tft1、包括氧化物半导体的第二薄膜晶体管tft2以及存储电容器cst。第一薄膜晶体管tft1可以是图2的第一晶体管t1，并且第二薄膜晶体管tft2可以是第二至第七晶体管t2、t3、t4、t5、t6和t7中的一个。
80.第一薄膜晶体管tft1可以包括第一半导体层as1和与第一半导体层as1绝缘的第一栅电极ge1，第一半导体层as1包括硅半导体。第一薄膜晶体管tft1可以包括各自连接到第一半导体层as1的第一源电极se1和/或第一漏电极de1。第一薄膜晶体管t1可以用作驱动晶体管。
81.第二薄膜晶体管tft2包括第二半导体层ao2和与第二半导体层ao2绝缘的第二栅电极ge2，第二半导体层ao2包括氧化物半导体。第二薄膜晶体管tft2可以包括各自连接到第二半导体层ao2的第二源电极se2和/或第二漏电极de2。第二薄膜晶体管tft2可以用作开关晶体管。
82.在实施例中，用作驱动晶体管的第一薄膜晶体管tft1的第一半导体层as1可以包括具有优异可靠性的多晶硅，并且与开关晶体管对应的第二薄膜晶体管tft2的第二半导体层ao2可以包括具有小的泄漏电流的氧化物半导体。
83.在下文中描述其中显示装置10的各元件被堆叠的结构。
84.基板100可以包括诸如玻璃、石英或聚合物树脂的绝缘材料。基板100可以是刚性基板或者可弯曲、可折叠、可卷曲或柔性的柔性基板。基板100可以具有包括以上材料的单层结构或多层结构。在多层结构的情况下，基板100可以进一步包括无机层。在实施例中，基
板100可以具有有机材料/无机材料/有机材料的结构。
85.缓冲层111可以布置在基板100上，可以减少或防止异物、水分或外部空气从基板100下方渗透，并且在基板100上提供平坦的表面。缓冲层111可以包括诸如氧化物或氮化物的无机材料、有机材料或者有机/无机复合材料，并且具有无机材料和有机材料的单层结构或多层结构。在实施例中，缓冲层111可以包括氧化硅(sio2)、氮化硅(sin
x
)或氮氧化硅(sio
x
ny)。
86.包括硅半导体的第一半导体层as1可以布置在缓冲层111上，第一半导体层as1包括多晶硅或非晶硅。第一半导体层as1可以包括沟道区、源区和漏区，源区和漏区被掺杂有杂质。
87.第一栅绝缘层112可以覆盖第一半导体层as1。第一栅绝缘层112可以包括诸如氧化硅(sio2)、氮化硅(sin
x
)、氮氧化硅(sio
x
ny)、氧化铝(al2o3)或氧化钛(tio2)的无机绝缘材料。第一栅绝缘层112可以包括包含无机绝缘材料的单层或多层。
88.第一栅电极ge1布置在第一栅绝缘层112上以与第一半导体层as1重叠。第一栅电极ge1可以包括铜(cu)和铜(cu)合金中的至少一种，并且包括单层或多层。除了铜(cu)之外，第一栅电极ge1还可以包括氧化铟锌(izo)、银(ag)、钙(ca)、锌(zn)、镁(mg)、铝(al)和钛(ti)中的至少一种。在第一栅电极ge1包括单层铜合金的情况下，要包括的杂质可以是ag、ca和zn中的至少一种。这是为了减少第一栅电极ge1的电阻率的升高，并同时提高其下的绝缘层的粘附特性。
89.第一层间绝缘层113可以覆盖第一栅电极ge1。第一层间绝缘层113可以包括诸如氧化硅(sio2)、氮化硅(sin
x
)、氮氧化硅(sio
x
ny)、氧化铝(al2o3)或氧化钛(tio2)的无机绝缘材料。第一层间绝缘层113可以包括包含以上无机绝缘材料的单层或多层。
90.存储电容器cst可以与第一栅电极ge1重叠。存储电容器cst可以包括第一电极ce1和第二电极ce2。第一层间绝缘层113可以布置在第一电极ce1和第二电极ce2之间。在这种情况下，第一栅电极ge1可以用作存储电容器cst的第一电极ce1以及第一薄膜晶体管tft1的栅电极。也就是说，第一栅电极ge1和第一电极ce1可以是一体。第二电极ce2布置在第一层间绝缘层113上以与第一电极ce1重叠。
91.底栅电极bge可以布置在第一层间绝缘层113上，并且可以与第二薄膜晶体管tft2重叠。底栅电极bge可以与第二薄膜晶体管tft2的第二半导体层ao2重叠，并将栅信号施加到第二薄膜晶体管tft2。在这种情况下，第二薄膜晶体管tft2可以具有其中栅电极分别布置在第二半导体层ao2上和下的双栅电极结构。
92.存储电容器cst的第二电极ce2和底栅电极bge可以包括铜(cu)和铜(cu)合金中的至少一种，并且包括单层或多层。除铜(cu)之外，第二电极ce2和底栅电极bge还可以包括inzno、ag、ca、zn、mg、al和ti中的至少一种。在第二电极ce2和底栅电极bge包括单层铜(cu)合金的情况下，要包括的杂质可以是ag、ca和zn中的至少一种。这是为了减少第二电极ce2和底栅电极bge的电阻率的升高，并且同时提高与其之下的绝缘层的粘附特性。
93.在本实施例中，第一栅电极ge1、第二电极ce2和底栅电极bge可以包括具有约1.8μωcm至约2.2μωcm的电阻率的材料。
94.作为示例，在第一栅电极ge1、第二电极ce2和底栅电极bge包括诸如钼(mo)的具有12μωcm或更高的电阻率的材料的情况下，在显示装置10以高速驱动时可能出现rc延迟现
象。在钼(mo)沉积得厚以减少rc延迟现象的情况下，可能在工艺期间出现诸如基板100翘曲的缺陷。
95.在本实施例中，由于使用具有小电阻率的材料作为第一栅电极ge1、第二电极ce2和底栅电极bge，因此即使当第一栅电极ge1、第二电极ce2和底栅电极bge形成得薄时，也可以以高速驱动显示装置10。在实施例中，第一栅电极ge1、第二电极ce2和底栅电极bge在z方向上的厚度可以在约至约的范围内。
96.在第一栅电极ge1包括单层的情况下，第一栅电极ge1可以包括铜(cu)合金。在第一栅电极ge1包括单层纯铜(cu)而不是合金的情况下，与第一栅绝缘层112的粘附特性可能不好。
97.在实施例中，为了改善与第一栅绝缘层112的粘附特性，并且同时为了使电阻率的值满足约1.8μωcm至约2.2μωcm的范围，第一栅电极ge1可以包括铜(cu)合金，并且要在铜合金中包括的杂质可以包括ag、ca和zn中的至少一种。在包括在铜合金中的杂质是ag、ca和zn中的至少一种的情况下，当杂质添加1原子％时，电阻率的增大可以小于0.5μωcm。
98.同样，在第二电极ce2和底栅电极bge包括单层的情况下，第二电极ce2和底栅电极bge可以包括铜合金，并且包括在铜合金中的杂质可以是ag、ca和zn中的至少一种。
99.第一层间绝缘层113可以包括包含氧化物或氮化物的无机材料。作为示例，第一层间绝缘层113可以包括氧化硅(sio2)、氮化硅(sin
x
)、氮氧化硅(sio
x
ny)、氧化铝(al2o3)和氧化钛(tio2)中的至少一种。
100.第二层间绝缘层115可以覆盖存储电容器cst的第二电极ce2以及底栅电极bge。第二层间绝缘层115可以包括氧化硅(sio2)、氮化硅(sin
x
)、氮氧化硅(sio
x
ny)、氧化铝(al2o3)和氧化钛(tio2)中的至少一种。第二层间绝缘层115可以包括包含以上无机绝缘材料的单层或多层。
101.第二半导体层ao2可以布置在第二层间绝缘层115上，第二半导体层ao2包括氧化物半导体。第二半导体层ao2可以包括沟道区、源区和漏区，源区和漏区分别布置在沟道区的两个相反侧。第二半导体层ao2可以包括铟(in)、镓(ga)、锡(sn)、锆(zr)、铪(hf)、钛(ti)和锌(zn)中的至少一种的氧化物。在实施例中，第二半导体层ao2可以包括基于zn氧化物的材料，并且包括zn氧化物、in-zn氧化物或ga-in-zn氧化物。在实施例中，第二半导体层ao2可以包括在zno中包含诸如铟(in)和镓(ga)的金属的igzo(in-ga-zn-o)半导体。
102.第二半导体层ao2的源区和漏区可以通过调节氧化物半导体的载流子浓度并且使源区和漏区导电来形成。例如，第二半导体层ao2的源区和漏区可以通过经由对氧化物半导体执行的使用氢(h)类气体、氟(f)类气体或其组合的等离子体处理增大载流子浓度来形成。
103.第二栅电极ge2可以布置在第二半导体层ao2之上。第二栅绝缘层117可以布置在第二半导体层ao2和第二栅电极ge2之间。第二栅电极ge2可以布置在第二半导体层ao2上，并且通过第二栅绝缘层117与第二半导体层ao2绝缘。
104.第二栅电极ge2可以包括被堆叠且包括不同材料的下层ge2a和上层ge2b。上层ge2b和下层ge2a可以包括在相同蚀刻条件下具有不同蚀刻速率的材料。在实施例中，上层ge2b可以包括铜(cu)和铜(cu)合金中的至少一种。除铜(cu)之外，上层ge2b还可以包括ag、zn、mg、al、ca和ti中的至少一种。下层ge2a可以包括钛(ti)和钛(ti)合金中的至少一种。除
钛(ti)之外，下层ge2a还可以包括钼(mo)。
105.在实施例中，第二栅电极ge2的下层ge2a的下表面的端部可以与第二栅电极ge2的上层ge2b的下表面的端部间隔开。下层ge2a和上层ge2b可以形成有具有台阶形状的台阶差。下层ge2a的外侧表面可以不被上层ge2b覆盖。也就是说，下层ge2a的一些部分不被上层ge2b覆盖，因为下层ge2a在x方向上的宽度可以大于上层ge2b在x方向上的宽度。下面参考图4和图5对此进行描述。
106.第二栅绝缘层117可以包括氧化硅(sio2)、氮化硅(sin
x
)、氮氧化硅(sio
x
ny)、氧化铝(al2o3)、氧化钛(tio2)、氧化钽(ta2o5)、氧化铪(hfo2)或氧化锌(zno
x
，zno
x
可以是zno和/或zno2)。第二栅绝缘层117可以包括包含以上无机绝缘材料的单层或多层。
107.第二栅绝缘层117可以不遍及基板100整体形成，而是可以被图案化为类似于第二栅电极ge2的形状。然而，第二栅绝缘层117的上表面的端部可以与第二栅电极ge2的下表面的端部间隔开。第二栅绝缘层117的上表面的一些部分可以不被第二栅电极ge2覆盖，因为第二栅绝缘层117在x方向上的宽度可以大于第二栅电极ge2在x方向上的宽度。
108.第二栅绝缘层117不覆盖第二半导体层ao2的两个相反端，并且可以暴露第二半导体层ao2的源区和漏区。也就是说，第二半导体层ao2在x方向上的宽度可以大于第二栅绝缘层117在x方向上的宽度。
109.第三层间绝缘层119可以布置在第二栅电极ge2、第二栅绝缘层117和第二半导体层ao2上。第一源电极se1和/或第一漏电极de1以及第二源电极se2和/或第二漏电极de2可以布置在第三层间绝缘层119上。第一源电极se1和/或第一漏电极de1可以通过穿透第三层间绝缘层119、第二层间绝缘层115、第一层间绝缘层113和第一栅绝缘层112的接触孔连接到第一半导体层as1，并且第二源电极se2和/或第二漏电极de2可以通过穿透第三层间绝缘层119的接触孔连接到第二半导体层ao2。另外，导电层cm可以布置在第三层间绝缘层119上。导电层cm可以是将像素电路pc的多个晶体管之一的一个电极电连接到像素电极310的连接电极。
110.另外，数据线和驱动电压线可以布置在第三层间绝缘层119上，数据线被配置为传送数据信号，并且驱动电压线被配置为传送驱动电压。第一源电极se1、第一漏电极de1、第二源电极se2或第二漏电极de2可以直接或通过其他晶体管连接到数据线或驱动电压线。
111.第三层间绝缘层119可以包括氧化硅(sio2)、氮化硅(sin
x
)、氮氧化硅(sio
x
ny)、氧化铝(al2o3)、氧化钛(tio2)、氧化钽(ta2o5)、氧化铪(hfo2)或氧化锌(zno
x
，zno
x
可以是zno和/或zno2)。第三层间绝缘层119可以包括包含无机绝缘材料的单层或多层。
112.第一源电极se1、第一漏电极de1、第二源电极se2和第二漏电极de2可以包括诸如金属或导电氧化物的具有高导电性的材料。作为示例，第一源电极se1、第一漏电极de1、第二源电极se2和第二漏电极de2可以包括包含铝(al)、铜(cu)和钛(ti)中的至少一种的单层或多层。在实施例中，第一源电极se1、第一漏电极de1、第二源电极se2和第二漏电极de2可以包括被顺序堆叠的钛、铝和钛(ti/al/ti)的三层。
113.有机绝缘层120布置在第一源电极se1、第一漏电极de1、第二源电极se2和第二漏电极de2上。有机绝缘层120可以包括单层或多层。在实施例中，有机绝缘层120可以包括被堆叠的第一有机绝缘层121、第二有机绝缘层122和第三有机绝缘层123。在这种情况下，各种布线可以布置在第一有机绝缘层121和第二有机绝缘层122之间以及第二有机绝缘层122
和第三有机绝缘层123之间。相应地，可以具有高集成度的优点。
114.有机绝缘层120可以包括诸如聚酰亚胺、聚苯乙烯(ps)、聚碳酸酯、苯并环丁烯(bcb)、六甲基二硅氧烷(hmdso)或聚甲基丙烯酸甲酯(pmma)的通用聚合物、具有苯酚基团的聚合物衍生物、丙烯酸类聚合物、酰亚胺类聚合物、芳基醚类聚合物、酰胺类聚合物、氟类聚合物、对二甲苯类聚合物或乙烯醇类聚合物。
115.可替代地，有机绝缘层120可以包括硅氧烷类有机材料。硅氧烷类有机材料可以包括六甲基二硅氧烷、八甲基三硅氧烷、十甲基四硅氧烷、十二甲基五硅氧烷和聚二甲基硅氧烷。有机绝缘层120可以用作覆盖薄膜晶体管的保护层。第一有机绝缘层121、第二有机绝缘层122和第三有机绝缘层123中的全部可以包括相同的材料，或者第一有机绝缘层121、第二有机绝缘层122和第三有机绝缘层123中的至少一个可以包括不同的材料。然而，可以进行各种修改。
116.有机发光二极管oled可以布置在有机绝缘层120上，有机发光二极管oled包括像素电极310、对电极330和中间层320。中间层320可以布置在像素电极310和对电极330之间，并且可以包括发射层。
117.像素电极310可以通过在有机绝缘层120中限定的接触孔电连接到导电层cm，并通过导电层cm连接到像素电路pc的薄膜晶体管。像素电极310可以直接连接到第一薄膜晶体管tft1或通过被配置为控制光发射的另一薄膜晶体管(未示出)间接连接到第一薄膜晶体管tft1。
118.像素电极310可以包括诸如氧化铟锡(ito)、氧化铟锌(izo)、氧化锌(zno)、氧化铟(in2o3)、氧化铟镓(igo)或氧化铝锌(azo)的导电氧化物。像素电极310可以包括包含银(ag)、镁(mg)、铝(al)或其化合物的反射层。作为示例，像素电极310可以具有在反射层上/下包括包含ito、izo、zno或in2o3的层的结构。在这种情况下，像素电极310可以具有ito/ag/ito被堆叠的结构。
119.像素限定层125可以布置在像素电极310上。像素限定层125覆盖像素电极310的边缘，并且通过包括暴露像素电极310的中心部分的开口而限定像素。另外，像素限定层125可以通过增大像素电极310的边缘与在像素电极310之上的对电极330之间的距离来防止在像素电极310的边缘出现电弧等。像素限定层125可以包括诸如聚酰亚胺、聚酰胺、丙烯酸树脂、苯并环丁烯、六甲基二硅氧烷(hmdso)或酚醛树脂的有机绝缘材料，并且可以通过旋涂等形成。
120.有机发光二极管oled的中间层320可以包括低分子量材料或聚合物材料，并发射红光、绿光、蓝光或白光。在中间层320包括低分子量材料的情况下，中间层320可以具有其中空穴注入层(hil)、空穴传输层(htl)、发射层(eml)、电子传输层(etl)和电子注入层(eil)等以单一配置或复合配置被堆叠的结构。中间层320可以包括诸如铜钛菁(cupc)、n,n
’‑
二(萘-1-基)-n,n
’‑
二苯基联苯胺(npb)或三-8-羟基喹啉铝(alq3)的各种有机材料。这些层可以通过真空沉积来形成。
121.在中间层320包括聚合物材料的情况下，中间层320可以具有包括htl和eml的结构。在这种情况下，htl可以包括聚(3,4-乙烯二氧噻吩)(pedot)，并且eml可以包括诸如聚苯撑乙烯(ppv)类材料或聚芴类材料的聚合物材料。中间层320可以通过丝网印刷、喷墨印刷或激光诱导热成像(liti)来形成。
122.中间层320不限于此，并且可以具有各种结构。另外，中间层320可以包括覆盖多个像素电极310的一体，或者包括被图案化为对应于多个像素电极310中的每一个的层。
123.对电极330布置在中间层320上。对电极330可以包括具有低功函数的导电材料。作为示例，对电极330可以包括包含银(ag)、镁(mg)、铝(al)、铂(pt)、锂(li)、钙(ca)或其合金的(半)透明层。可替代地，对电极330可以在包括上述材料的(半)透明层上包括包含ito、izo、zno或in2o3的层。对电极330可以遍及多个有机发光二极管oled被形成为一体，并且可以对应于多个像素电极310。
124.图4是图3的区域ii的示出包括氧化物半导体的第二薄膜晶体管tft2的放大图。图5是与图4对应的部分的平面布局。
125.参考图4和图5，根据实施例的显示装置10包括布置在基板100上的第二半导体层ao2和与第二半导体层ao2重叠的第二栅电极ge2，第二半导体层ao2包括氧化物半导体。第二栅电极ge2具有其中下层ge2a和上层ge2b被堆叠的结构。下层ge2a的下表面的端部与上层ge2b的下表面的端部间隔开第一间距d1。这里，“下表面”可以指代靠近基板的表面，并且“上表面”可以指代远离基板的表面。
126.另外，在实施例中，第二栅绝缘层117可以布置在第二薄膜晶体管tft2的第二半导体层ao2和第二栅电极ge2之间。第二栅绝缘层117的上表面的端部可以与第二栅电极ge2的下表面的端部间隔开第二间距d2。
127.第二薄膜晶体管tft2可以包括第二半导体层ao2、第二源电极se2、第二漏电极de2和第二栅电极ge2。第二半导体层ao2可以包括氧化物半导体。
128.第二半导体层ao2可以包括沟道区chr、源区sr和漏区dr。源区sr和漏区dr可以设置在沟道区chr的两个相反侧。源区sr和漏区dr可以是通过增大第二半导体层ao2中的载流子浓度而使其导电的区域。可以通过对第二半导体层ao2的等离子体处理来执行使导电的过程。相应地，源区sr和漏区dr的载流子浓度可以高于沟道区chr的载流子浓度。
129.第二栅绝缘层117可以布置在第二半导体层ao2和第二栅电极ge2之间。尽管第二栅绝缘层117被图案化为类似于第二栅电极ge2的形状，但是第二栅绝缘层117可以具有比第二栅电极ge2的面积大的面积。第二栅绝缘层117的外侧表面可以被第三层间绝缘层119覆盖。第二栅绝缘层117可以覆盖沟道区chr，并且暴露源区sr和漏区dr。
130.第二栅绝缘层117的下表面在x方向上的宽度wt0可以大于第二栅电极ge2的下表面在x方向上的宽度wt1。通过这种结构，可以在没有单独的掩模工艺的情况下使源区sr和漏区dr导电，并且可以防止沟道区chr的长度减小。
131.在第二栅绝缘层117的面积或宽度wt0与第二栅电极ge2的面积或宽度wt1相同的情况下，在使源区sr和漏区dr导电的同时，导电的区域可以在第二栅电极ge2下方延伸，并且可以形成短沟道。短沟道的形成可以使电场集中在源区sr和漏区dr，并且因此可以充当元件中缺陷的原因。
132.在本实施例中，因为第二栅绝缘层117的下表面的宽度wt0大于第二栅电极ge2的下表面的宽度wt1，所以可以确保第二薄膜晶体管tft2的可靠性。在实施例中，第二间距d2可以在约0.1μm至约1μm的范围内。第二间距d2可以是第二栅绝缘层117的上表面的端部和第二栅电极ge2的下表面的端部之间的间距。在实施例中，第二间距d2可以是第一间距d1的约0.2倍至约5倍的值。在实施例中，第二间距d2可以大于第一间距d1。
133.第二栅绝缘层117的下表面的宽度wt0可以比第二栅电极ge2的下表面的宽度wt1大约0.2μm至约2μm。
134.在实施例中，第二栅电极ge2可以包括被堆叠且具有不同材料的下层ge2a和上层ge2b。作为示例，上层ge2b和下层ge2a可以包括具有不同蚀刻速率的材料。在实施例中，在相同的蚀刻条件下，上层ge2b的蚀刻速率与下层ge2a的蚀刻速率的比率可以是约10:1。
135.在实施例中，上层ge2b可以包括铜(cu)和铜(cu)合金中的至少一种。除铜(cu)之外，上层ge2b还可以包括ag、zn、mg、al、ca和ti中的至少一种。下层ge2a可以包括钛(ti)和钛(ti)合金中的至少一种。除钛(ti)之外，下层ge2a还可以包括钼(mo)。
136.下层ge2a的面积大于上层ge2b的面积。为了表达这一点，在图4中示出下层ge2a的下表面在x方向上的宽度wt1大于上层ge2b的下表面在x方向上的宽度wt2。下层ge2a的下表面的端部与上层ge2b的下表面的端部间隔开第一间距d1。
137.下层ge2a的被上层ge2b暴露的部分可以被定义为“下层ge2a的尾部”。下层ge2a的尾部可以是用于在一个掩模工艺期间形成比第二栅电极ge2的宽度wt1大的第二栅绝缘层117的宽度wt0的配置，并且同时是用于在使源区sr和漏区dr导电的工艺期间防止导电的区域延伸到沟道区chr的配置。
138.下层ge2a的尾部的长度，即第一间距d1，可以在约0.2μm至约0.5μm的范围内。在第一间距d1是0.2μm或更小的情况下，可能难以形成第二栅绝缘层117的期望宽度wt0。在第一间距d1是0.5μm或更大的情况下，可能出现第二薄膜晶体管tft2的劣化。下层ge2a的下表面的宽度wt1可以比上层ge2b的下表面的宽度wt2大约0.4μm至约1μm。
139.下层ge2a在其中心的厚度t1可以在约至约的范围内。在下层ge2a沉积到等于或小于的厚度的情况下，在工艺期间可能出现缺陷。在下层ge2a沉积到大于的厚度的情况下，下层ge2a的尾部的长度变为0.5μm或更大，并且可能出现第二薄膜晶体管tft2的劣化。下层ge2a的尾部可以具有朝向其边缘逐渐减小的厚度。也就是说，下层ge2a的中心部分的厚度t1可以大于其边缘的厚度。
140.上层ge2b的厚度t2可以在约至约的范围内。上层ge2b可以包括具有比下层ge2a的电阻率小的电阻率的材料。因为包括具有小电阻率的材料的上层ge2b的厚度t2大于下层ge2a的厚度t1，所以第二栅电极ge2可以实现较小的电阻。
141.参考图5，第二薄膜晶体管tft2可以布置在基板100之上，并且电连接到第一布线wl1和第二布线wl2，第一布线wl1在x方向上延伸，并且第二布线wl2在y方向上延伸。在实施例中，第二栅电极ge2可以被提供为从第一布线wl1突出的区域。作为示例，第二栅电极ge2可以在y方向上突出。也就是说，第一布线wl1和第二栅电极ge2可以被提供为一体。第一布线wl1可以是被配置为传送扫描信号的扫描线。
142.第二源电极se2可以被提供为在y方向上延伸的第二布线wl2的一部分。第二源电极se2可以通过接触孔连接到第二半导体层ao2的源区sr。第二漏电极de2可以与第二源电极se2布置在同一层，并通过接触孔连接到第二半导体层ao2的漏区dr。
143.第二栅绝缘层117可以被图案化为与第一布线wl1和第二栅电极ge2的形状类似的形状。第二栅绝缘层117的面积可以大于第一布线wl1和第二栅电极ge2的面积。在平面图中，第二栅绝缘层117的边缘可以相对于第一布线wl1和第二栅电极ge2的边缘向外间隔开第二间距d2。第二栅绝缘层117的边缘可以围绕第一布线wl1和第二栅电极ge2的边缘。
144.第二栅电极ge2的下层ge2a的面积可以大于上层ge2b的面积。在平面图中，下层ge2a的边缘的至少一部分可以相对于上层ge2b的边缘的至少一部分向外间隔开第一间距d1。下层ge2a的边缘可以围绕上层ge2b的边缘的至少一部分。
145.虽然图5中示出沟道区chr的形状是线形状，但是沟道区chr的形状可以具有弯曲形状以确保沟道的长度。
146.图6a、图6b和图6c是示出根据实施例的制造第二薄膜晶体管的方法的截面图。
147.参考图6a，第二半导体层ao2形成在基板之上，例如形成在第二层间绝缘层115上。第二半导体层ao2可以包括铟(in)、镓(ga)、锡(sn)、锆(zr)、铪(hf)、钛(ti)和锌(zn)中的至少一种的氧化物。在实施例中，第二半导体层ao2可以包括基于锌氧化物的材料，并且包括zn氧化物、in-zn氧化物或ga-in-zn氧化物。在实施例中，第二半导体层ao2可以包括在zno中包含诸如铟(in)和镓(ga)的金属的igzo(in-ga-zn-o)半导体。
148.第二半导体层ao2通过诸如溅射或脉冲激光沉积方法的气相层形成方法以及光刻而形成。作为示例，包括igzo的层通过气相层形成方法形成，并且然后被图案化为第二半导体层ao2的形状。图案化可以包括在包括igzo的层上形成与其中要形成第二半导体层ao2的部分相对应的光致抗蚀剂图案，并且然后执行使用诸如盐酸、硝酸、稀硫酸或者磷酸、硝酸和乙酸的混合物的酸溶液的湿法蚀刻。另外，可以使用湿法蚀刻或者干法蚀刻和湿法蚀刻的组合。
149.接下来，可以在第二层间绝缘层115上顺序地形成第二栅绝缘材料层117’、下材料层ge2a’和上材料层ge2b’以覆盖第二半导体层ao2。
150.第二栅绝缘材料层117’可以包括包含氧化硅(sio2)、氮化硅(sin
x
)、氮氧化硅(sio
x
ny)、氧化铝(al2o3)、氧化钛(tio2)、氧化钽(ta2o5)、氧化铪(hfo2)或氧化锌(zno
x
，zno
x
可以是zno和/或zno2)的无机材料，并且通过化学气相沉积(cvd)或原子层沉积(ald)形成。
151.下材料层ge2a’可以包括钛(ti)和钛(ti)合金中的至少一种，并且通过诸如cvd、等离子体增强cvd(pecvd)、低压cvd(lpcvd)、物理气相沉积(pvd)、溅射和ald的沉积方法形成。
152.上材料层ge2b’可以包括铜cu和铜(cu)合金中的至少一种，并且通过诸如cvd、等离子体增强cvd(pecvd)、低压cvd(lpcvd)、物理气相沉积(pvd)、溅射和ald的沉积方法形成。上材料层ge2b’可以包括具有比下材料层ge2a’的蚀刻速率高的蚀刻速率的材料。在实施例中，上材料层ge2b’的蚀刻速率与下材料层ge2a’的蚀刻速率的比率可以是约10:1。
153.接下来，通过掩模工艺在上材料层ge2b’上形成光致抗蚀剂图案pr。在这种情况下，光致抗蚀剂图案pr与其中要形成第二栅绝缘层117的部分对应。
154.参考图6b，上材料层ge2b’和下材料层ge2a’初始地通过使用在上材料层ge2b’上形成的光致抗蚀剂图案pr作为掩模同时形成。第二栅电极ge2的上层ge2b和初始下层ge2a”可以通过初始蚀刻形成。
155.初始蚀刻可以是湿法蚀刻，并且用可以过蚀刻上材料层ge2b’的条件来执行。相应地，在蚀刻上材料层ge2b’的同时形成的上层ge2b的宽度wt2可以小于光致抗蚀剂图案pr的宽度wt0。
156.因为下材料层ge2a’的蚀刻速率小于上材料层ge2b’的蚀刻速率，所以在蚀刻下材料层ge2a’的同时形成的初始下层ge2a”的宽度可以大于上层ge2b的宽度wt2。初始下层
ge2a”的宽度可以与光致抗蚀剂图案pr的宽度wt0基本相同或相近。
157.接下来，参考图6c，通过使用光致抗蚀剂图案pr作为掩模来二次蚀刻第二栅绝缘材料层117’。第二栅绝缘层117通过二次蚀刻形成。二次蚀刻可以是干法蚀刻，并且通过使用诸如ch4和sh6的等离子体气体来执行。
158.第二栅电极ge2的下层ge2a可以通过二次蚀刻形成。也就是说，初始下层ge2a”的边缘的一部分被蚀刻，并且下层ge2a的下表面的端部可以与第二栅绝缘层117的上表面的端部间隔开第二间距d2。第二间距d2可以在约0.1μm至约1μm的范围内。
159.另外，上层ge2b的下表面的端部与下层ge2a的下表面的端部间隔开第一间距d1。第一间距d1可以在约0.2μm至约0.5μm的范围内。下层ge2a的下表面的宽度wt1可以大于上层ge2b的下表面的宽度wt2，并且小于第二栅绝缘层117的宽度wt0。第二栅绝缘层117的宽度wt0可以与光致抗蚀剂图案pr的宽度wt0基本相同或相近。
160.第二半导体层ao2可以包括如上所述的氧化物半导体。氧化物半导体可以通过形成缺氧状态而增加载流子。相应地，在干法蚀刻工艺期间，可以通过将等离子体气体注入到第二半导体层ao2的被暴露而未被第二栅绝缘层117覆盖的部分以增大载流子浓度来形成源区sr和漏区dr。
161.在本实施例中，因为具有比第二栅电极ge2的下表面的宽度wt1大的宽度wt0的第二栅绝缘层117被布置为与源区sr和漏区dr之间的沟道区chr对应，所以沟道区chr的宽度大于第二栅电极ge2的宽度，并且因此可以防止短沟道现象出现。
162.图7是根据实施例的显示装置10的截面图。在图7中，与图3的附图标记相同的附图标记指代相同的元件，并且因此省略其重复描述。
163.参考图7，根据实施例的显示装置10可以包括布置在基板100上的第一薄膜晶体管tft1和第二薄膜晶体管tft2，第一薄膜晶体管tft1包括硅半导体，并且第二薄膜晶体管tft2包括氧化物半导体。
164.第二薄膜晶体管tft2可以包括第二半导体层ao2和第二栅电极ge2。第二半导体层ao2可以包括氧化物半导体，并且第二栅电极ge2可以与第二半导体层ao2重叠。第二栅电极ge2可以具有其中下层ge2a和上层ge2b被堆叠的结构。下层ge2a的下表面的端部可以在x方向上与上层ge2b的下表面的端部间隔开第一间距d1。第二栅绝缘层117可以布置在第二薄膜晶体管tft2的第二半导体层ao2和第二栅电极ge2之间。第二栅绝缘层117的上表面的端部可以在x方向上与第二栅电极ge2的下表面的端部间隔开第二间距d2。
165.在实施例中，第一薄膜晶体管tft1可以包括第一半导体层as1和第一栅电极ge1。第一半导体层as1可以包括硅半导体，并且第一栅电极ge1可以与第一半导体层as1重叠。第一栅电极ge1可以具有其中第一层ge1a和第二层ge1b被堆叠的结构。第一层ge1a可以布置在第二层ge1b之下。也就是说，第一层ge1a可以布置在第一栅绝缘层112和第二层ge1b之间。
166.各种布线可以与第一栅电极ge1布置在同一层中，并且由于高集成度，布线之间的间隔可以是窄的。相应地，在第一栅电极ge1和与第一栅电极ge1布置在同一层中的布线中不形成尾部可能是有利的。也就是说，第一层ge1a的上表面可以不被第二层ge1b暴露。第一层ge1a的上表面的端部可以与第二层ge1b的下表面的端部接触，而不与第二层ge1b的下表面的端部间隔开。为了防止在第一栅电极ge1中形成尾部，第一层ge1a的蚀刻速率可以与第
二层ge1b的蚀刻速率相同或比第二层ge1b的蚀刻速率小。
167.第一层ge1a和第二层ge1b可以包括使得第一栅电极ge1的电阻率在约1.8μωcm至约2.2μωcm的范围内的材料。另外，第一层ge1a可以包括与第一栅绝缘层112具有优异粘附特性的材料。在实施例中，第一层ge1a可以包括铜(cu)合金，并且包括在铜合金中的杂质可以包括ag、ca、zn、mg、al和ti中的至少一种。在实施例中，第一层ge1a可以包括inzno。在第一层ge1a包括inzno的情况下，zno含量可以是60wt％或更高。这可以用于抑制第一层ge1a的尾部的出现。第二层ge1b可以包括铜(cu)。
168.虽然附图中示出了第一层ge1a在y方向上的厚度与第二层ge1b在y方向上的厚度相同，但是实施例不限于此。作为示例，第二层ge1b的厚度可以大于第一层ge1a的厚度。然而，可以进行各种修改。
169.在实施例中，存储电容器cst的第二电极ce2可以包括被堆叠的第三层ce2a和第四层ce2b，并且底栅电极bge可以包括被堆叠的第三层bgea和第四层bgeb。第三层ce2a和bgea可以分别位于第四层ce2b和bgeb之下。
170.第三层ce2a和bgea可以包括与布置在其之下的第一层间绝缘层113具有优异粘附特性的材料。在实施例中，第三层ce2a和bgea可以包括铜(cu)合金，并且包括在铜合金中的杂质可以包括ag、ca、zn、mg、al和ti中的至少一种。在实施例中，第三层ce2a和bgea可以包括inzno。在第三层ce2a和bgea包括inzno的情况下，zno含量可以是60wt％或更高。这可以用于抑制第三层ce2a和bgea的尾部的出现。第四层ce2b和bgeb可以包括铜(cu)。
171.虽然附图中示出了第三层ce2a和bgea在y方向上的厚度与第四层ce2b和bgeb在y方向上的厚度相同，但是实施例不限于此。作为示例，第四层ce2b和bgeb在y方向上的厚度可以大于第三层ce2a和bgea在y方向上的厚度。然而，可以进行各种修改。
172.图8是根据实施例的显示装置10的截面图。在图8中，与图3、图4、图5、图6和图7的附图标记相同的附图标记指代相同的元件，并且因此省略其重复描述。
173.参考图8，根据实施例的显示装置10可以包括第一薄膜晶体管tft1和第二薄膜晶体管tft2。第一薄膜晶体管tft1可以包括硅半导体，并且第二薄膜晶体管tft2可以包括氧化物半导体。
174.第一薄膜晶体管tft1的第一栅电极ge1可以具有其中第一层ge1a和第二层ge1b被堆叠的结构。第一层ge1a可以布置在第二层ge1b之下。也就是说，第一层ge1a可以布置在第一栅绝缘层112和第二层ge1b之间。
175.第一层ge1a和第二层ge1b可以包括使得第一栅电极ge1的电阻率在约1.8μωcm至约2.2μωcm的范围内的材料。另外，第一层ge1a可以包括与第一栅绝缘层112具有优异粘附特性的材料。
176.在实施例中，第一栅电极ge1的第一层ge1a的上表面的端部可以在x方向上与第二层ge1b的下表面的端部间隔开第三间距d3。第三间距d3可以具有在约0μm至0.1μm的范围内的值。在这种情况下，第三间距d3可以是0.1μm或更小。这意味着应该减小第一层ge1a的尾部。第三间距d3可以小于第一间距d1。
177.同样，存储电容器cst的第二电极ce2可以具有其中第三层ce2a和第四层ce2b被堆叠的结构。第三层ce2a的上表面的端部可以在x方向上与第四层ce2b的下表面的端部间隔开第四间距d4。在这种情况下，第四间距d4可以是0.1μm或更小。这意味着应该减小第三层
ce2a的尾部。第四间距d4可以小于第一间距d1。
178.图9是根据实施例的显示装置10的截面图。在图9中，与图3的附图标记相同的附图标记指代相同的元件，并且因此省略其重复描述。
179.参考图9，根据实施例的显示装置10可以包括第一薄膜晶体管tft1和第二薄膜晶体管tft2，第一薄膜晶体管tft1包括硅半导体，并且第二薄膜晶体管tft2包括氧化物半导体。
180.第二薄膜晶体管tft2可以包括第二半导体层ao2和第二栅电极ge2。第二半导体层ao2可以包括氧化物半导体，并且第二栅电极ge2可以与第二半导体层ao2重叠。第二栅电极ge2可以具有其中下层ge2a和上层ge2b被堆叠的结构。下层ge2a的下表面的端部可以在x方向上与上层ge2b的下表面的端部间隔开第一间距d1。第二栅绝缘层117可以布置在第二薄膜晶体管tft2的第二半导体层ao2和第二栅电极ge2之间。第二栅绝缘层117的上表面的端部可以在x方向上与第二栅电极ge2的下表面的端部间隔开第二间距d2。
181.在本实施例中，底部导电层bml可以布置在第一薄膜晶体管tft1下方。底部导电层bml可以与第一薄膜晶体管tft1重叠。恒定电压可以被施加到底部导电层bml。因为底部导电层bml布置在第一薄膜晶体管tft1下方，所以第一薄膜晶体管tft1受邻近干扰信号的影响较小，并且其可靠性甚至可以提高更多。
182.底部导电层bml可以布置在基板100和缓冲层111之间。底部导电层bml可以包括金属或导电材料。
183.在实施例中，底部导电层bml可以包括钼(mo)、铝(al)、铜(cu)和钛(ti)中的至少一种，并且包括单层或多层。
184.在实施例中，底部导电层bml可以包括透明导电材料。作为示例，底部导电层bml可以包括诸如氧化铟锡(ito)、氧化铟锌(izo)、氧化锌(zno)、氧化铟(in2o3)、氧化铟镓(igo)或氧化铝锌(azo)的导电氧化物。
185.底部导电层bml可以与第一薄膜晶体管tft1重叠，并且恒定电压可以被施加到底部导电层bml。阻挡层(未示出)可以进一步布置在基板100和底部导电层bml之间，阻挡层阻止外部空气的渗透。阻挡层可以包括诸如氧化物或氮化物的无机材料、有机材料或者有机/无机复合材料，并且包括包含无机材料和有机材料的单层或多层。
186.图10是根据实施例的显示装置10的截面图。在图10中，与图3的附图标记相同的附图标记指代相同的元件，并且因此省略其重复描述。
187.参考图10，根据实施例的显示装置10可以包括第一薄膜晶体管tft1和第二薄膜晶体管tft2，第一薄膜晶体管tft1包括硅半导体，并且第二薄膜晶体管tft2包括氧化物半导体。
188.第二薄膜晶体管tft2可以包括第二半导体层ao2和第二栅电极ge2。第二半导体层ao2可以包括氧化物半导体，并且第二栅电极ge2可以与第二半导体层ao2重叠。第二栅电极ge2可以具有其中下层ge2a和上层ge2b被堆叠的结构。下层ge2a的下表面的端部可以在x方向上与上层ge2b的下表面的端部间隔开第一间距d1。第二栅绝缘层117可以布置在第二薄膜晶体管tft2的第二半导体层ao2和第二栅电极ge2之间。第二栅绝缘层117的上表面的端部可以在x方向上与第二栅电极ge2的下表面的端部间隔开第二间距d2。
189.在本实施例中，显示装置10可以进一步包括覆盖有机发光二极管oled的薄膜封装
层400。
190.有机发光二极管oled可能容易受外部水分或氧等的损伤，有机发光二极管oled可以被薄膜封装层400覆盖和保护。薄膜封装层400可以覆盖显示区域da(参见图1)并延伸到显示区域da的外部。薄膜封装层400包括至少一个有机封装层和至少一个无机封装层。作为示例，薄膜封装层400可以包括第一无机封装层410、有机封装层420和第二无机封装层430。
191.第一无机封装层410可以覆盖对电极330，并且包括氧化硅(sio2)、氮化硅(sin
x
)和氮氧化硅(sio
x
ny)中的至少一种。虽然未示出，但是在需要时，诸如盖层的其他层可以布置在第一无机封装层410和对电极330之间。因为第一无机封装层410沿着其之下的结构形成，所以第一无机封装层410的上表面不平坦。有机封装层420可以覆盖第一无机封装层410。与第一无机封装层410不同，有机封装层420可以使其上表面大致平坦。具体地，有机封装层420可以使其上表面的一部分大致平坦，该部分与显示区域da对应。有机封装层420可以包括聚对苯二甲酸乙二醇酯、聚萘二甲酸乙二醇酯、聚碳酸酯、聚酰亚胺、聚磺酸乙烯酯、聚甲醛、聚芳酯和六甲基二硅氧烷当中的至少一种材料。第二无机封装层430可以覆盖有机封装层420，并且包括氧化硅(sio2)、氮化硅(sin
x
)和氮氧化硅(sio
x
ny)中的至少一种。
192.即使当在薄膜封装层400内部出现裂缝时，薄膜封装层400也可以通过上述多层结构防止这种裂缝在第一无机封装层410和有机封装层420之间或者在有机封装层420和第二无机封装层430之间连接。通过此，可以防止或减少外部水分或氧渗透到有机发光二极管oled中所通过的路径的形成。
193.在本实施例中，基板100是柔性基板，并且可以包括顺序堆叠的第一基底层101、第一无机阻挡层102、第二基底层103和第二无机阻挡层104。第一基底层101和第二基底层103可以包括诸如聚醚砜、聚丙烯酸酯、聚醚酰亚胺、聚萘二甲酸乙二醇酯、聚对苯二甲酸乙二醇酯、聚苯硫醚、聚芳酯、聚酰亚胺、聚碳酸酯或醋酸丙酸纤维素的聚合物树脂。
194.第一无机阻挡层102和第二无机阻挡层104是被配置为防止杂质渗透的阻挡层，可以各自包括诸如氧化硅(sio2)、氮化硅(sin
x
)或氮氧化硅(sio
x
ny)的无机材料，并且具有单层结构或多层结构。
195.到目前为止，已经描述了适用于本公开的实施例。这些实施例可以实现为单独的实施例或组合的实施例。
196.即使当显示装置高度集成并以高速驱动时，根据实施例的显示装置也可以提供高质量图像。
197.尽管以上实施例描述了包括采用氧化物半导体的薄膜晶体管和采用硅半导体的薄膜晶体管的显示装置，但是实施例不限于此。作为示例，根据实施例的显示装置可以仅包括采用氧化物半导体的薄膜晶体管。然而，可以进行各种修改。
198.应当理解的是，本文所描述的实施例仅被认为是描述性意义，并且不为限制的目的。每个实施例内的特征或方面的描述通常应该被认为可用于其他实施例中的其他类似特征或方面。尽管参考附图描述了一个或多个实施例，但是本领域普通技术人员会理解，可以对其进行形式上和细节上的各种改变，而不超出由所附权利要求所限定的精神和范围。
技术特征：1.一种显示装置，包括：基板；第一薄膜晶体管，布置在所述基板上，并且包括第一半导体层和第一栅电极，所述第一半导体层包括硅，并且所述第一栅电极与所述第一半导体层重叠；第二薄膜晶体管，布置在所述基板上，并且包括第二半导体层和第二栅电极，所述第二半导体层包括氧化物半导体，并且所述第二栅电极与所述第二半导体层重叠；以及显示元件，电连接到所述第一薄膜晶体管，其中所述第二栅电极具有其中下层和上层在厚度方向上被堆叠的结构，所述上层包括与所述下层的材料不同的材料，其中所述下层的下表面的端部在垂直于所述厚度方向的第一方向上与所述上层的下表面的端部间隔开第一间距，其中，被图案化的第二栅绝缘层布置在所述第二半导体层和所述第二栅电极之间，并且其中所述第二栅绝缘层的上表面的端部在所述第一方向上与所述下层的所述下表面的所述端部间隔开第二间距。2.根据权利要求1所述的显示装置，其中，所述第二间距具有在所述第一间距的0.2倍至5倍的范围内的值。3.根据权利要求1所述的显示装置，其中，所述第二间距具有在0.1μm至1μm的范围内的值。4.根据权利要求1所述的显示装置，其中，所述第一间距具有在0.2μm至0.5μm的范围内的值。5.根据权利要求1所述的显示装置，其中，所述上层在所述厚度方向上的厚度大于所述下层在所述厚度方向上的厚度。6.根据权利要求1所述的显示装置，其中，所述上层的蚀刻速率大于所述下层的蚀刻速率。7.根据权利要求1所述的显示装置，其中，所述上层包括铜，并且所述下层包括钛。8.根据权利要求1所述的显示装置，其中，所述第一栅电极包括单层铜合金，并且除了铜之外还包括银、钙和锌中的至少一种。9.根据权利要求1所述的显示装置，其中，所述第一栅电极包括在所述厚度方向上被堆叠的第一层和第二层，所述第二层布置在所述第一层上，所述第一层包括铜合金或氧化铟锌，并且所述第二层包括铜。10.根据权利要求9所述的显示装置，其中，所述第一层的上表面的端部与所述第二层的下表面的端部接触。11.根据权利要求9所述的显示装置，其中，所述第一层的上表面的端部在所述第一方向上与所述第二层的下表面的端部间隔开第三间距，并且所述第三间距小于所述第一间距。12.根据权利要求11所述的显示装置，其中，所述第三间距具有在0μm至0.1μm的范围内的值。13.根据权利要求1所述的显示装置，进一步包括：存储电容器，与所述第一薄膜晶体管重叠，并且包括第一电极和第二电极，所述第二电极布置在所述第一电极上，
其中，所述第二电极包括在所述厚度方向上被堆叠的第三层和第四层，所述第四层布置在所述第三层上。14.根据权利要求13所述的显示装置，其中，所述第三层包括铜合金或氧化铟锌，并且所述第四层包括铜。15.根据权利要求1所述的显示装置，进一步包括：下导电层，布置在所述基板和所述第一薄膜晶体管之间，其中所述下导电层与所述第一半导体层的至少一部分重叠。16.根据权利要求1所述的显示装置，进一步包括：薄膜封装层，覆盖所述显示元件，并且包括在所述厚度方向上被顺序堆叠的第一无机封装层、有机封装层和第二无机封装层，其中，所述基板包括在所述厚度方向上被顺序堆叠的第一基底层、第一无机阻挡层、第二基底层和第二无机阻挡层。17.一种显示装置，包括：基板；薄膜晶体管，布置在所述基板上，并且包括氧化物半导体层和栅电极，所述氧化物半导体层包括氧化物半导体，并且所述栅电极与所述氧化物半导体层重叠；以及显示元件，电连接到所述薄膜晶体管，其中所述栅电极具有其中下层和上层在厚度方向上被堆叠的结构，所述上层包括与所述下层的材料不同的材料，并且所述下层的下表面的端部在垂直于所述厚度方向的第一方向上与所述上层的下表面的端部间隔开第一间距，其中被图案化的栅绝缘层布置在所述氧化物半导体层和所述栅电极之间，并且所述栅绝缘层的上表面的端部在所述第一方向上与所述下层的所述下表面的所述端部间隔开第二间距。18.根据权利要求17所述的显示装置，其中，所述第二间距具有在所述第一间距的0.2倍至5倍的范围内的值。19.根据权利要求17所述的显示装置，其中，所述第二间距大于所述第一间距。20.根据权利要求17所述的显示装置，其中，所述上层包括铜，并且所述下层包括钛。
技术总结一种显示装置，包括：基板；第一薄膜晶体管，布置在基板上，并且包括第一半导体层和第一栅电极，第一半导体层包括硅，并且第一栅电极与第一半导体层重叠；第二薄膜晶体管，布置在基板上，并且包括第二半导体层和第二栅电极，第二半导体层包括氧化物半导体，并且第二栅电极与第二半导体层重叠；以及显示元件，电连接到第一薄膜晶体管，其中第二栅电极具有其中下层和上层被堆叠的结构，上层包括与下层的材料不同的材料，并且下层的下表面的端部与上层的下表面的端部间隔开第一间距。层的下表面的端部间隔开第一间距。层的下表面的端部间隔开第一间距。
技术研发人员：申铉亿 白炅旼 崔新逸
受保护的技术使用者：三星显示有限公司
技术研发日：2022.04.28
技术公布日：2022/11/1
