1.本公开涉及集成电路技术领域，涉及但不限于一种静电保护电路及半导体芯片。
背景技术：2.随着当今科学技术的不断发展，半导体工艺制程越来越先进，集成电路及半导体器件的尺寸则越来越小，如较浅的结深度(junction depth)、较薄的栅极氧化物、轻掺杂漏极(lightly doped drain，ldd)结构、浅沟槽隔离(shallow trench isolation，sti)结构、自对准硅化物工艺等。这些都使得半导体集成电路的可靠性面临越来越大的挑战。
3.据统计，大约超过30％的半导体产品失效是由静电放电(electro static discharge，esd)现象引起的。由于静电放电现象，使得集成度越高的半导体器件越容易受到损坏。例如，栅极电介质特别容易受到静电放电损坏。因此，静电保护电路被构建在芯片上，以通过向地面泄放静电来保护半导体芯片中的器件和电路。然而，现有的静电保护电路存在占用面积较大，容易产生闩锁效应(latch up)等问题。
技术实现要素：4.有鉴于此，本公开实施例提供了一种静电保护电路及半导体芯片。
5.第一方面，本公开实施例提供了一种静电保护电路，包括：
6.检测电路，连接在所述第一电压端和所述第二电压端之间，用于响应所述第一电压端和所述第二电压端之间的静电脉冲产生瞬态控制信号；
7.延迟电路，连接所述检测电路的输出端，用于延迟或增强所述瞬态控制信号的驱动能力并输出延迟信号；
8.泄放电路，所述泄放电路连接在所述第一电压端和所述第二电压端之间；
9.控制电路，所述控制电路连接所述延迟电路的输出端和所述泄放电路的控制端，用于根据所述延迟信号控制所述泄放电路泄放静电；
10.重置电路，连接所述泄放电路的控制端和所述检测电路的输出端，用于在静电泄放结束后根据所述检测电路输出端的电位重置所述泄放电路控制端的电位。
11.在一些实施例中，所述重置电路包括：
12.重置晶体管，连接所述第二电压端和所述泄放电路的控制端，并且所述重置晶体管的控制端连接所述检测电路的输出端；
13.所述重置晶体管用于在静电泄放结束后，根据所述检测电路输出端的电位导通，以重置所述泄放电路控制端的电位。
14.在一些实施例中，所述重置晶体管为nmos晶体管。
15.在一些实施例中，所述延迟电路包括：
16.至少一个反相器，用于在接收到所述瞬态控制信号的状态下输出所述延迟信号。
17.在一些实施例中，所述至少一个反相器包括：
18.第一反相器，连接在所述第一电压端和所述第二电压端之间，所述第一反相器的
输入端连接所述检测电路的输出端；
19.第二反相器，连接在所述第一电压端和所述第二电压端之间，所述第二反相器的输入端连接所述第一反相器的输出端，所述第二反相器输出所述延迟信号。
20.在一些实施例中，所述第一反相器的输出端还连接所述泄放电路的控制端。
21.在一些实施例中，所述第一反相器包括：
22.第一反相晶体管，所述第一反相晶体管的第一端连接所述第一电压端；
23.第二反相晶体管，所述第二反相晶体管的第一端连接所述第二电压端；
24.所述第一反相晶体管的控制端与所述第二反相晶体管的控制端连接，共同作为所述第一反相器的输入端；
25.所述第一反相晶体管的第二端与所述第二反相晶体管的第二端连接，共同作为所述第一反相器的输出端。
26.在一些实施例中，在所述第一反相器的输入端接收到所述瞬态控制信号的状态下，所述第一反相晶体管导通且所述第二反相晶体管截止。
27.在一些实施例中，所述第一反相晶体管为pmos晶体管，所述第二反相晶体管为nmos晶体管。
28.在一些实施例中，所述第二反相器包括：
29.第三反相晶体管，所述第三反相晶体管的第一端连接所述第一电压端；
30.第四反相晶体管，所述第四反相晶体管的第一端连接所述第二电压端；
31.所述第三反相晶体管的控制端与所述第四反相晶体管的控制端连接，共同作为所述第二反相器的输入端；
32.所述第三反相晶体管的第二端与所述第四反相晶体管的第二端连接，共同作为所述第二反相器的输出端。
33.在一些实施例中，在所述第一反相器的输入端接收到所述瞬态控制信号的状态下，所述第三反相晶体管截止且所述第四反相晶体管导通，所述第二反相器输出所述延迟信号。
34.在一些实施例中，所述第三反相晶体管为pmos晶体管，所述第四反相晶体管为nmos晶体管。
35.在一些实施例中，所述静电保护电路还包括：
36.串连于所述第三反相晶体管的第二端与所述第四反相晶体管的第二端之间的至少一个二极管，所述至少一个二极管用于使电流可由所述第三反相晶体管的第二端至所述第四反相晶体管的第二端单向导通。
37.在一些实施例中，所述控制电路包括：
38.控制晶体管，所述控制晶体管的第一端连接所述第一电压端，所述控制晶体管的第二端连接所述泄放电路的控制端；所述控制晶体管的控制端连接所述延迟电路的输出端。
39.在一些实施例中，所述泄放电路包括：
40.泄放晶体管，所述泄放晶体管的第一端连接所述第一电压端，所述泄放晶体管的第二端连接所述第二电压端；所述泄放晶体管的控制端连接所述控制晶体管的输出端。
41.在一些实施例中，所述控制晶体管为pmos管，所述泄放晶体管为nmos管。
42.在一些实施例中，所述第一电压端的电位大于所述第二电压端的电位，所述第二电压端为接地端。
43.在一些实施例中，所述检测电路包括：
44.检测电阻，所述检测电阻的第一端连接所述第一电压端；
45.检测电容，所述检测电容的第二端连接所述第二电压端；
46.所述检测电容的第一端与所述检测电阻的第二端连接，共同作为所述检测电路的输出端。
47.在一些实施例中，所述检测电阻为多晶硅电阻或掺杂区电阻。
48.另一方面，本公开实施例提供了一种半导体芯片，包括：第一电压端、第二电压端以及上述实施例中任一所述的静电保护电路。
49.在本公开实施例提供的静电保护电路中，检测电路用于响应静电脉冲产生瞬态控制信号，延迟电路用于根据瞬态控制信号输出延迟信号，控制电路用于根据延迟信号控制泄放电路泄放静电，而重置电路则用于在静电泄放结束后重置泄放电路控制端的电位。如此，一方面，延迟电路和控制电路可以使得静电保护电路在达到所需静电保护效果的前提下具有较小的电阻电容(resistor-capacitor，rc)时间常数，以减小静电保护电路的占用面积；另一方面，重置电路可以在静电泄放结束后及时关闭泄放电路，从而减少闩锁效应的发生。
附图说明
50.图1为本公开实施例提供的一种静电保护电路的示意图；
51.图2为本公开实施例提供的另一种静电保护电路的示意图；
52.图3为本公开实施例提供的一种半导体芯片的上电过程中电压随时间变化的示意图；
53.图4为本公开实施例提供的一种半导体芯片中工作电压瞬态过冲的示意图；
54.图5为本公开实施例提供的一种在电源引脚上施加正向矩形电压脉冲的示意图；
55.图6为本公开实施例提供的一种进行闩锁过载测试的等效电路；
56.图7为本公开实施例提供的一种闩锁过载测试过程中电压随时间变化的示意图；
57.图8为本公开实施例提供的又一种静电保护电路的示意图；
58.图9为本公开实施例提供的又一种静电保护电路的示意图；
59.图10为本公开实施例提供的又一种静电保护电路的示意图；
60.图11为本公开实施例提供的一种半导体芯片的示意图。
具体实施方式
61.为了便于理解本公开，下面将参照相关附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
62.在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以
实施。在一些实施例中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里可以不描述实际实施例的全部特征，不详细描述公知的功能和结构。
63.一般地，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文中所用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。另外，属于“基于”可以被理解为不一定旨在传达排他的一组因素，并且可以替代地允许存在不一定明确地描述的附加因素，这同样至少部分地取决于上下文。
64.除非另有定义，本文所使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
65.为了彻底理解本公开，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本公开的技术方案。本公开的较佳实施例详细描述如下，然而除了这些详细描述外，本公开还可以具有其他实施方式。
66.在一些实施例中，如图1所示，静电保护电路100连接于第一电压端101和第二电压端102之间，包括：
67.检测电路110，用于响应第一电压端101和第二电压端102之间的静电脉冲产生瞬态控制信号11a；
68.延迟电路120，连接检测电路110的输出端，用于延迟或增强瞬态控制信号11a的驱动能力并输出延迟信号12a；
69.泄放电路130，泄放电路130连接在第一电压端101和第二电压端102之间，用于根据延迟信号12a泄放静电。
70.在本公开实施例中，第一电压端101的电位大于第二电压端102的电位。示例性地，第二电压端102可以连接接地电压vss，即电位为低电平，而第一电压端101可以连接工作电压vdd，即电位为高电平。检测电路110包括检测电阻111和检测电容112，即rc电路。检测电阻111的第一端连接第一电压端101，检测电容112的第二端连接第二电压端102，检测电容112的第一端与检测电阻111的第二端连接，共同作为检测电路110的输出端。延迟电路120包括由第一反相晶体管122与第二反相晶体管123构成的反相器121。第一反相晶体管122的第一端连接第一电压端101，第二反相晶体管123的第一端连接第二电压端102，第一反相晶体管122的控制端与第二反相晶体管123的控制端连接，共同作为延迟电路120的输入端，第一反相晶体管122的第二端与第二反相晶体管123的第一端连接，共同作为延迟电路120的输出端。泄放电路130包括泄放晶体管131，泄放晶体管131的第一端连接第一电压端101，泄放晶体管131的第二端连接第二电压端102，泄放晶体管131的控制端连接延迟电路120的输出端。
71.在本公开实施例中，当第一电压端101相对第二电压端102发生静电放电现象时，由于静电脉冲的上升沿为纳秒级且远小于rc延时时间(大约为1us)，使得检测电路110中的
检测电容112两端的电位来不及发生变化，即相对于此时第一电压端101的高电平，检测电路110输出的瞬态控制信号11a为低电平。
72.延迟电路120中的反相器121可以延迟或增强瞬态控制信号11a的驱动能力，并将低电平的瞬态控制信号11a转变为高电平的延迟信号12a。示例性地，第一反相晶体管122可以是pmos(positive channel metal oxide semiconductor)晶体管，第二反相晶体管123可以是nmos(negative channel metal oxide semiconductor)晶体管，在延迟电路120的输入端接收到低电平的瞬态控制信号11a的状态下，第一反相晶体管122导通，第二反相晶体管123截止，此时延迟电路120的输出端电位上拉至高电平，即输出延迟信号12a。
73.泄放电路130中的泄放晶体管131可以是nmos晶体管，在泄放晶体管131的控制端接收到高电平的延迟信号12a的状态下，泄放晶体管131导通，从而将第一电压端101上的静电电荷释放至第二电压端102，即接地端vss，使得芯片内部电路不会承受非常大的静电放电电流，避免静电放电对芯片内部的电路及器件造成损伤。然而，静电放电需要持续数百纳秒甚至数微秒的时间，在此时间段内，泄放晶体管131的沟道需要保持开启状态。为了使泄放晶体管131在静电放电过程中一直保持导通状态，静电保护电路100需要具有较大的rc时间常数，例如100ns～1us，这就导致静电保护电路100的面积较大，会占用较大的设计空间；此外，由于半导体工艺制程越来越先进，使得起到隔离作用的氧化层的厚度越来越薄，故较大的电容更容易发生漏电，降低了半导体芯片的可靠性。
74.在一些实施例中，如图2所示为另一种静电保护电路200，静电保护电路200连接于第一电压端201和第二电压端202之间，包括：
75.检测电路210，用于响应第一电压端201和第二电压端202之间的静电脉冲产生瞬态控制信号21a；
76.延迟电路220，连接检测电路210的输出端，用于延迟或增强瞬态控制信号21a的驱动能力并输出延迟信号22a；
77.泄放电路230，泄放电路230连接在第一电压端201和第二电压端202之间。
78.控制电路240，控制电路240连接延迟电路220的输出端和泄放电路230的控制端，用于根据延迟信号22a控制泄放电路230泄放静电。
79.在本公开实施例中，第一电压端201的电位大于第二电压端202的电位。检测电路210包括检测电阻211和检测电容212，即rc电路。延迟电路220包括由第一反相晶体管222与第二反相晶体管223构成的第一反相器221，以及由第三反相晶体管225与第四反相晶体管226构成的第二反相器224。第一反相器221的输入端连接检测电路210的输出端，第二反相器224的输入端连接第一反相器221的输出端，第二反相器224的输出端作为延迟电路220的输出端。泄放电路230包括泄放晶体管231，泄放晶体管231的第一端连接第一电压端201，泄放晶体管231的第二端连接第二电压端202。控制电路240包括由第五反相晶体管242与第六反相晶体管243构成的第三反相器241，以及由第一反馈晶体管245与第二反馈晶体管246构成的反馈单元244。第三反相器241的输入端连接延迟电路220的输出端，第三反相器241的输出端连接泄放电路230的控制端；反馈单元244的输入端连接第三反相器241的输出端，反馈单元244的输出端连接第三反相器241的输入端。
80.在本公开实施例中，当第一电压端201相对第二电压端202发生静电放电现象时，检测电路210输出低电平的瞬态控制信号21a。延迟电路220可以根据瞬态控制信号21a输出
延迟信号22a，其中延迟信号22a可以为低电平。示例性地，第一反相晶体管222与第三反相晶体管225为pmos晶体管，第二反相晶体管223与第四反相晶体管226为nmos晶体管。在第一反相器221的输入端接收到低电平的瞬态控制信号21a的状态下，第一反相晶体管222导通，第二反相晶体管223截止，第一反相器221的输出端电位上拉至高电平；在第二反相器224的输入端为高电平的状态下，第三反相晶体管225截止，第四反相晶体管226导通，第二反相器224的输出端电位下拉至低电平，即输出延迟信号22a。
81.控制电路240可以根据延迟信号22a控制泄放电路230泄放静电，并延长泄放电路230泄放静电的时间。示例性地，第五反相晶体管242与第一反馈晶体管245为pmos晶体管；第六反相晶体管243、第二反馈晶体管246以及泄放晶体管231为nmos晶体管。在第三反相器241的输入端接收到低电平的延迟信号22a的状态下，第五反相晶体管242导通，第六反相晶体管243截止，第三反相器241的输出端上拉至高电平，即泄放晶体管231的控制端为高电平，此时泄放晶体管231导通，从而泄放静电。此外，第三反相器241的输出端为高电平，使得第一反馈晶体管245截止，第二反馈晶体管246导通，从而进一步确保第三反相器241的输入端电位为低电平，即第三反相器241与反馈单元244构成一个正反馈回路，延长了泄放晶体管231的导通时间。由此，静电保护电路200可以具有较小的rc时间常数，占用面积较小。
82.然而，在泄放静电完成之后，由于第三反相器241与反馈单元244的正反馈作用，泄放晶体管231可能无法及时关闭，从而发生闩锁效应。此外，在一些实施例中，芯片上电过程中的电源开启、工作过程中发生电压过冲(overshoot)、瞬态感应闩锁(transient latch up，tlu)测试以及闩锁过载(latch up overstress)测试之后，都有可能导致作为电源钳位(power clamp)器件的泄放晶体管231无法关闭，并引发闩锁效应。如图3所示为芯片上电过程中电源电压随时间变化的示意图，其中，cmos ic(complementary metal oxide semiconductor integrated circuit)即互补型金属氧化物半导体集成电路，vdd为工作电压，i/o为输入输出端口，gnd为接地端口，tr即电源电压从0v上升至vdd的时间。如图4所示为在系统或环境干扰下，由于噪声耦合引起的工作电压瞬态过冲的示意图。如图5所示为用于模拟工作电压过冲的瞬态感应闩锁测试时，施加在cmos ic电源引脚上的正向矩形电压脉冲。如图6所示为进行闩锁过载测试的等效电路，其中vsupply为供电电压，isupply为工作电流。如图7所示为进行闩锁过载测试中电压随时间变化的示意图，其中各参数如表1所示，闩锁过载测试的具体步骤包括：在t1至t2时间段中，测量cmos ic的正常工作电流；t2至t3时间段为将过载电压脉冲施加到vdd引脚之前所需要的等待时间；在t3至t4时间段中，将过载电压脉冲施加至vdd引脚上；t4至t5时间段为测量工作电流之前的等待时间；t5时刻进行工作电流的测量；在t6时刻，若有任何工作电流大于或等于故障电流的标准，则判断闩锁效应发生，必须将电源从被测单元上取下；而t4至t7时间段为施加过载电压脉冲后的冷却时间；在t7时刻，则开始下一次测试。
[0083][0084]
表1
[0085]
如图8所示，本公开实施例提供了一种静电保护电路300，静电保护电路300连接于第一电压端301和第二电压端302之间，包括：
[0086]
检测电路310，连接在所述第一电压端301和所述第二电压端302之间，用于响应所述第一电压端301和所述第二电压端302之间的静电脉冲产生瞬态控制信号31a；
[0087]
延迟电路320，连接所述检测电路310的输出端，用于延迟或增强所述瞬态控制信号31a的驱动能力并输出延迟信号32a；
[0088]
泄放电路330，所述泄放电路330连接在所述第一电压端301和所述第二电压端302之间；
[0089]
控制电路340，所述控制电路340连接所述延迟电路320的输出端和所述泄放电路330的控制端，用于根据所述延迟信号32a控制所述泄放电路330泄放静电；
[0090]
重置电路350，连接所述泄放电路330的控制端和所述检测电路310的输出端，用于在静电泄放结束后根据所述检测电路310输出端的电位重置所述泄放电路330控制端的电位。
[0091]
在本公开实施例中，检测电路310可以用于检测第一电压端301相对第二电压端302是否发生静电放电现象。示例性地，第一电压端301可以连接工作电压vdd，第二电压端302可以连接接地电压vss。当发生静电放电现象时，第一电压端301与第二电压端302之间会产生静电脉冲，即第一电压端301的电位发生变化，此时检测电路310中的rc电路使得检测电路310输出端的电位来不及随第一电压端301的电位而发生改变，检测电路310的输出端与第一电压端301之间具有电位差，即检测电路310产生瞬态控制信号31a。
[0092]
延迟电路320的输入端连接检测电路310的输出端，以根据接收到的瞬态控制信号31a生成并输出延迟信号32a，其中，延迟信号32a的电平类型可以与瞬态控制信号31a的电平类型相同或者相反，这里的电平类型包括高电平和低电平。示例性地，延迟电路320中可以包括至少一个cmos反相器，而cmos反相器则使得输出的延迟信号32a相对于输入的瞬态
控制信号31a具有一定的传输延迟时间。此外，多个cmos反相器还可以增加瞬态控制信号31a的驱动能力，以改善延迟信号32a的上升沿和下降沿。在一些实施例中，延迟电路320可以包括多个串联的cmos反相器，且每一级cmos反相器的输出端都可以与静电保护电路300内的其他电路连接。如延迟电路320中的第一级cmos反相器的输出端连接泄放电路330，以直接控制泄放电路330的开启或关闭；而第二级cmos反相器的输出端则连接控制电路340，以通过控制电路340控制泄放电路330，从而延长泄放静电的时间，确保静电保护的效果。
[0093]
泄放电路330可以连接于第一电压端301和第二电压端302之间，用于在第一电压端301与第二电压端302之间产生静电脉冲时，将第一电压端301中的静电电荷释放至第二电压端302。示例性地，泄放电路330包括至少一个mos晶体管，当mos晶体管导通时，即可进行静电泄放。mos晶体管的栅极可以作为泄放电路330的控制端，以根据静电保护电路300中其他电路产生的控制信号，使得mos晶体管导通或者截止。
[0094]
控制电路340可以连接延迟电路320的输出端和泄放电路330的控制端，以根据接收到的延迟信号32a，控制泄放电路330泄放静电。示例性地，控制电路340包括至少一个mos晶体管，mos晶体管的栅极可以作为控制电路340的控制端，并与延迟电路320的输出端连接。控制电路340中的mos管可以根据延迟信号32a导通或者截止，从而改变控制电路340输出端的电平类型，达到控制泄放电路330泄放静电的目的。在一些实施例中，控制电路340和/或延迟电路320还可以构成反馈回路，从而在发生静电放电现象时，延长泄放电路330的开启时间。如此，静电保护电路300可以具有较小的rc时间常数，占用面积较小。
[0095]
重置电路350可以连接泄放电路330的控制端和检测电路310的输出端，并在静电泄放结束后根据检测电路310输出端的电位重置泄放电路330控制端的电位，以及时关闭泄放电路330，从而减少闩锁效应的发生。示例性地，重置电路350包括至少一个mos晶体管，mos晶体管的栅极可以作为重置电路350的控制端，并与检测电路310的输出端连接。重置电路350中的mos管可以根据瞬态控制信号31a导通或者截止，从而改变重置电路350输出端的电平类型，以直接关闭泄放电路330。如此，在确保静电保护电路300达到所需的静电保护效果的前提下，重置电路350可以减少闩锁效应的发生，且静电保护电路300的占用面积较小，提高了芯片设计的灵活性以及可靠性。
[0096]
在一些实施例中，如图9所示，所述第一电压端301的电位大于所述第二电压端302的电位，所述第二电压端302为接地端。
[0097]
在本公开实施例中，第一电压端301可以连接工作电压vdd，即电位为高电平，第二电压端302可以连接接地电压vss，即电位为低电平。当第一电压端301相对第二电压端302发生静电放电现象时，第一电压端301上会产生静电脉冲，此时检测电路310响应于静电脉冲，产生瞬态控制信号31a。可以理解的是，第一电压端301的电位也可以小于第二电压端302的电位，此时第一电压端301为接地端。
[0098]
在一些实施例中，所述检测电路310包括：
[0099]
检测电阻311，所述检测电阻311的第一端连接所述第一电压端301；
[0100]
检测电容312，所述检测电容312的第二端连接所述第二电压端302；
[0101]
所述检测电容312的第一端与所述检测电阻311的第二端连接，共同作为所述检测电路310的输出端。
[0102]
在本公开实施例中，如图9所示，检测电路310可以包括连接在第一电压端301和第
二电压端302之间的检测电阻311和检测电容312，即rc电路。示例性地，当第一电压端301相对第二电压端302发生静电放电现象时，由于静电脉冲的上升沿为纳秒级且远小于rc延时时间，使得检测电路310中的检测电容312两端的电位来不及发生变化，即相对于此时第一电压端301的高电平，检测电路310输出的瞬态控制信号31a为低电平。在一些实施例中，检测电容312还可以连接第一电压端301，而检测电阻311则连接第二电压端302，当发生静电放电现象时，检测电路310输出的瞬态控制信号31a为高电平。
[0103]
在一些实施例中，所述检测电阻311为多晶硅电阻或掺杂区电阻。
[0104]
在本公开实施例中，检测电阻311包括但不限于多晶硅电阻或掺杂区电阻。其中，多晶硅电阻在衬底上的制造工艺较为简单，掺杂区电阻可以通过控制掺杂浓度精确控制检测电阻311的阻值。
[0105]
在一些实施例中，所述检测电容312为金属-介电层-金属电容或mos电容。
[0106]
在本公开实施例中，检测电容312包括但不限于金属-介电层-金属电容或mos电容。其中，金属-介电层-金属电容的耐压特性较好，而mos电容的面积较小，且与电路中其他mos器件的工艺适配性较好。
[0107]
在一些实施例中，所述延迟电路320包括：
[0108]
至少一个反相器，用于在接收到所述瞬态控制信号31a的状态下输出所述延迟信号32a。
[0109]
在本公开实施例中，延迟电路320可以包括至少一个cmos反相器，用于在接收到瞬态控制信号31a的状态下输出延迟信号32a，其中，延迟信号32a的电平类型可以与瞬态控制信号31a的电平类型相同或者相反，这里的电平类型包括高电平和低电平。反相器可以使得输出的延迟信号32a相对于输入的瞬态控制信号31a具有一定的传输延迟时间。此外，多个反相器还可以增加瞬态控制信号31a的驱动能力，以改善延迟信号32a的上升沿和下降沿。
[0110]
在一些实施例中，所述至少一个反相器包括：
[0111]
第一反相器321，连接在所述第一电压端301和所述第二电压端302之间，所述第一反相器321的输入端连接所述检测电路310的输出端；
[0112]
第二反相器324，连接在所述第一电压端301和所述第二电压端302之间，所述第二反相器324的输入端连接所述第一反相器321的输出端，所述第二反相器324输出所述延迟信号32a。
[0113]
在本公开实施例中，如图9所示，延迟电路320包括串联的第一反相器321和第二反相器324。示例性地，在第一反相器321的输入端接收到瞬态控制信号31a的状态下，瞬态控制信号31a经过两次180度的相位反转，从而在第二反相器324的输出端产生与瞬态控制信号31a具有相同电平的延迟信号32a。如此，第一反相器321和第二反相器324可以使得输出的延迟信号32a相对于输入的瞬态控制信号31a具有一定的传输延迟时间，并增加瞬态控制信号31a的驱动能力，以改善延迟信号32a的上升沿和下降沿。
[0114]
在一些实施例中，所述第一反相器321包括：
[0115]
第一反相晶体管322，所述第一反相晶体管322的第一端连接所述第一电压端301；
[0116]
第二反相晶体管323，所述第二反相晶体管323的第一端连接所述第二电压端302；
[0117]
所述第一反相晶体管322的控制端与所述第二反相晶体管323的控制端连接，共同作为所述第一反相器321的输入端；
[0118]
所述第一反相晶体管322的第二端与所述第二反相晶体管323的第二端连接，共同作为所述第一反相器321的输出端。
[0119]
在本公开实施例中，如图9所示，第一反相器321包括与第一电压端301连接的第一反相晶体管322，以及与第二电压端302连接的第二反相晶体管323，这里的第一端与第二端指的是晶体管的源极或漏极，控制端指的是晶体管的栅极。其中，第一反相晶体管322和第二反相晶体管323可以为不同类型的mos晶体管，在第一反相器321的输入端接收到瞬态控制信号31a的状态下，第一反相晶体管322和第二反相晶体管323中的一者导通，从而使得第一反相器321输出端的电平与瞬态控制信号31a的电平相反。
[0120]
在一些实施例中，所述第一反相晶体管322为pmos晶体管，所述第二反相晶体管323为nmos晶体管。
[0121]
在一些实施例中，在所述第一反相器321的输入端接收到所述瞬态控制信号31a的状态下，所述第一反相晶体管322导通且所述第二反相晶体管323截止。
[0122]
在本公开实施例中，如图9所示，第一反相晶体管322为pmos晶体管，第二反相晶体管323为nmos晶体管。示例性地，当第一电压端301相对第二电压端302发生静电放电现象时，检测电路310输出低电平的瞬态控制信号31a，此时第一反相晶体管322响应于控制端的低电平导通，使得第一反相器321的输出端电位上拉至高电平；而第二反相晶体管323则响应于控制端的低电平截止。
[0123]
在一些实施例中，所述第二反相器324包括：
[0124]
第三反相晶体管325，所述第三反相晶体管325的第一端连接所述第一电压端301；第四反相晶体管326，所述第四反相晶体管326的第一端连接所述第二电压端302；
[0125]
所述第三反相晶体管325的控制端与所述第四反相晶体管326的控制端连接，共同作为所述第二反相器324的输入端；
[0126]
所述第三反相晶体管325的第二端与所述第四反相晶体管326的第二端连接，共同作为所述第二反相器324的输出端。
[0127]
在本公开实施例中，如图9所示，第二反相器324包括与第一电压端301连接的第三反相晶体管325，以及与第二电压端302连接的第四反相晶体管326，这里的第一端与第二端指的是晶体管的源极或漏极，控制端指的是晶体管的栅极。其中，第三反相晶体管325和第四反相晶体管326可以为不同类型的mos晶体管，根据第二反相器324输入端的电位，可以使得第三反相晶体管325和第四反相晶体管326中的一者导通，从而输出与瞬态控制信号31a具有相同电平类型的延迟信号32a。
[0128]
在一些实施例中，所述第三反相晶体管325为pmos晶体管，所述第四反相晶体管326为nmos晶体管。
[0129]
在一些实施例中，在所述第一反相器321的输入端接收到所述瞬态控制信号31a的状态下，所述第三反相晶体管325截止且所述第四反相晶体管326导通，所述第二反相器324输出所述延迟信号32a。
[0130]
在本公开实施例中，如图9所示，第三反相晶体管325为pmos晶体管，第四反相晶体管326为nmos晶体管。示例性地，当第一电压端301相对第二电压端302发生静电放电现象时，检测电路310输出低电平的瞬态控制信号31a，第一反相器321的输出端电位上拉至高电平。第三反相晶体管325响应于控制端的高电平截止；而第四反相晶体管326则响应于控制
端的高电平导通，此时第二反相器324的输出端电位下拉至低电平，即延迟信号32a为低电平。
[0131]
在一些实施例中，如图9所示，第一反相器321的输出端还连接至泄放电路330，以直接控制泄放电路330的开启或关闭；而第二反相器324的输出端则连接控制电路340，以通过控制电路340控制泄放电路330，从而延长泄放静电的时间，确保静电保护的效果。
[0132]
在一些实施例中，所述控制电路340包括：
[0133]
控制晶体管341，所述控制晶体管341的第一端连接所述第一电压端301，所述控制晶体管341的第二端连接所述泄放电路330的控制端；所述控制晶体管341的控制端连接所述延迟电路320的输出端。
[0134]
在本公开实施例中，如图9所示，控制电路340包括控制晶体管341，其中，控制晶体管341的控制端连接至延迟电路320的输出端，即第二反相器324的输出端；控制晶体管341的第一端可以连接第一电压端301，第二端可以连接泄放电路330的控制端，这里的第一端与第二端指的是晶体管的源极或漏极，控制端指的是晶体管的栅极。如此，根据延迟信号32a的电平类型，可以使得控制晶体管341导通或截止，从而改变控制晶体管341第二端的电位，实现泄放电路330的开启或者关闭。
[0135]
在一些实施例中，所述泄放电路330包括：
[0136]
泄放晶体管331，所述泄放晶体管331的第一端连接所述第一电压端301，所述泄放晶体管331的第二端连接所述第二电压端302；所述泄放晶体管331的控制端连接所述控制晶体管341的输出端。
[0137]
在本公开实施例中，如图9所示，泄放电路330包括连接在第一电压端301和第二电压端302之间的泄放晶体管331，且泄放晶体管331的控制端连接控制晶体管341的输出端，这里的第一端与第二端指的是晶体管的源极或漏极，控制端指的是晶体管的栅极。如此，根据控制晶体管341输出端的电位，可以使得泄放晶体管331导通或截止，从而在泄放晶体管331导通时将第一电压端301中的静电电荷释放至第二电压端302。
[0138]
在一些实施例中，所述控制晶体管341为pmos管，所述泄放晶体管331为nmos管。
[0139]
在本公开实施例中，如图9所示，当第一电压端301相对第二电压端302发生静电放电现象时，检测电路310输出低电平的瞬态控制信号31a，第一反相器321的输出端电位上拉至高电平，第二反相器324的输出端电位下拉至低电平，即延迟信号32a为低电平。由于控制晶体管341为pmos晶体管，其响应于低电平的延迟信号32a导通，此时控制晶体管341的输出端电位上拉至高电平，进而使得泄放晶体管331导通，以泄放静电。可以理解的是，由于第一反相器321的输出端也连接至泄放晶体管331的控制端，故控制晶体管341输出端的高电平促进了第一反相器321输出端的高电平，即第二反相器324与控制晶体管341构成了正反馈回路，延长了泄放晶体管331的导通时间。由此，静电保护电路300可以具有较小的rc时间常数，占用面积较小。
[0140]
在一些实施例中，所述重置电路350包括：
[0141]
重置晶体管351，连接所述第二电压端302和所述泄放电路330的控制端，并且所述重置晶体管351的控制端连接所述检测电路310的输出端；
[0142]
所述重置晶体管351用于在静电泄放结束后，根据所述检测电路310输出端的电位导通，以重置所述泄放电路330控制端的电位。
[0143]
在本公开实施例中，如图9所示，重置电路350包括重置晶体管351。其中，重置晶体管351的控制端连接检测电路310的输出端；重置晶体管351的第一端可以连接第二电压端302，第二端可以连接泄放电路330的控制端，这里的第一端与第二端指的是晶体管的源极或漏极，控制端指的是晶体管的栅极。示例性地，在静电泄放结束后，检测电路310输出端的电位恢复，重置晶体管351根据检测电路310输出端的电位导通，以将泄放电路330控制端的电位重置为第二电压端302的电位，从而使得泄放电路330关闭。如此，在静电泄放结束后，可以直接通过重置晶体管351及时关闭泄放电路330，而无需经过延迟电路320与控制电路340的一系列电位变化过程，减少了闩锁效应的发生。
[0144]
在一些实施例中，所述重置晶体管351为nmos晶体管。
[0145]
在本公开实施例中，如图9所示，在静电泄放结束后，检测电路310输出端的电位恢复至高电平。由于重置晶体管351为nmos晶体管，其响应于控制端的高电平导通，此时重置晶体管351的输出端电位下拉至低电平，进而使得泄放晶体管331截止，以减少闩锁效应的发生。
[0146]
在一些实施例中，如图10所示，所述静电保护电路300还包括：
[0147]
串连于所述第三反相晶体管325的第二端与所述第四反相晶体管326的第二端之间的至少一个二极管327，所述至少一个二极管327用于使电流可由所述第三反相晶体管325的第二端至所述第四反相晶体管326的第二端单向导通。
[0148]
在本公开实施例中，如图10所示，第三反相晶体管325的第二端与第四反相晶体管326的第二端之间还可以具有串联的至少一个二极管327，以使得电流仅由第三反相晶体管325的第二端向第四反相晶体管326的第二端单向流过，起到整流的功能。示例性地，至少一个二极管327的阳极连接第三反相晶体管325的第二端以及控制晶体管341的控制端；至少一个二极管327的阴极连接第四反相晶体管326的第二端。可以理解的是，通过控制至少一个二极管327中二极管的数量，还可以调节控制晶体管341控制端的电压，即延迟信号32a的电压大小，从而使得延迟信号32a的电压与半导体芯片相适配。
[0149]
如图11所示，本公开实施例还提供了一种半导体芯片400，包括：第一电压端401、第二电压端402以及上述实施例中任一所述的静电保护电路300。
[0150]
示例性地，半导体芯片400中包括连接在第一电压端401与第二电压端402之间的静电保护电路300和内部电路403，当发生静电放电现象时，静电保护电路300可以保护内部电路403，以避免或减少内部电路403受到损坏。可以理解的是，静电保护电路300还具有较小的rc时间常数，以减小静电保护电路300的占用面积；此外，静电保护电路300中的重置电路可以在静电泄放结束后及时关闭泄放电路，从而减少闩锁效应的发生。
[0151]
需要说明的是，本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
[0152]
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。
技术特征：1.一种静电保护电路，连接于第一电压端和第二电压端之间，其特征在于，所述静电保护电路包括：检测电路，连接在所述第一电压端和所述第二电压端之间，用于响应所述第一电压端和所述第二电压端之间的静电脉冲产生瞬态控制信号；延迟电路，连接所述检测电路的输出端，用于延迟或增强所述瞬态控制信号的驱动能力并输出延迟信号；泄放电路，所述泄放电路连接在所述第一电压端和所述第二电压端之间；控制电路，所述控制电路连接所述延迟电路的输出端和所述泄放电路的控制端，用于根据所述延迟信号控制所述泄放电路泄放静电；重置电路，连接所述泄放电路的控制端和所述检测电路的输出端，用于在静电泄放结束后根据所述检测电路输出端的电位重置所述泄放电路控制端的电位。2.根据权利要求1所述的静电保护电路，其特征在于，所述重置电路包括：重置晶体管，连接所述第二电压端和所述泄放电路的控制端，并且所述重置晶体管的控制端连接所述检测电路的输出端；所述重置晶体管用于在静电泄放结束后，根据所述检测电路输出端的电位导通，以重置所述泄放电路控制端的电位。3.根据权利要求2所述的静电保护电路，其特征在于，所述重置晶体管为nmos晶体管。4.根据权利要求1所述的静电保护电路，其特征在于，所述延迟电路包括：至少一个反相器，用于在接收到所述瞬态控制信号的状态下输出所述延迟信号。5.根据权利要求4所述的静电保护电路，其特征在于，所述至少一个反相器包括：第一反相器，连接在所述第一电压端和所述第二电压端之间，所述第一反相器的输入端连接所述检测电路的输出端；第二反相器，连接在所述第一电压端和所述第二电压端之间，所述第二反相器的输入端连接所述第一反相器的输出端，所述第二反相器输出所述延迟信号。6.根据权利要求5所述的静电保护电路，其特征在于，所述第一反相器的输出端还连接所述泄放电路的控制端。7.根据权利要求5所述的静电保护电路，其特征在于，所述第一反相器包括：第一反相晶体管，所述第一反相晶体管的第一端连接所述第一电压端；第二反相晶体管，所述第二反相晶体管的第一端连接所述第二电压端；所述第一反相晶体管的控制端与所述第二反相晶体管的控制端连接，共同作为所述第一反相器的输入端；所述第一反相晶体管的第二端与所述第二反相晶体管的第二端连接，共同作为所述第一反相器的输出端。8.根据权利要求7所述的静电保护电路，其特征在于，在所述第一反相器的输入端接收到所述瞬态控制信号的状态下，所述第一反相晶体管导通且所述第二反相晶体管截止。9.根据权利要求7所述的静电保护电路，其特征在于，所述第一反相晶体管为pmos晶体管，所述第二反相晶体管为nmos晶体管。10.根据权利要求5所述的静电保护电路，其特征在于，所述第二反相器包括：
第三反相晶体管，所述第三反相晶体管的第一端连接所述第一电压端；第四反相晶体管，所述第四反相晶体管的第一端连接所述第二电压端；所述第三反相晶体管的控制端与所述第四反相晶体管的控制端连接，共同作为所述第二反相器的输入端；所述第三反相晶体管的第二端与所述第四反相晶体管的第二端连接，共同作为所述第二反相器的输出端。11.根据权利要求10所述的静电保护电路，其特征在于，在所述第一反相器的输入端接收到所述瞬态控制信号的状态下，所述第三反相晶体管截止且所述第四反相晶体管导通，所述第二反相器输出所述延迟信号。12.根据权利要求10所述的静电保护电路，其特征在于，所述第三反相晶体管为pmos晶体管，所述第四反相晶体管为nmos晶体管。13.根据权利要求10所述的静电保护电路，其特征在于，还包括：串连于所述第三反相晶体管的第二端与所述第四反相晶体管的第二端之间的至少一个二极管，所述至少一个二极管用于使电流可由所述第三反相晶体管的第二端至所述第四反相晶体管的第二端单向导通。14.根据权利要求1所述的静电保护电路，其特征在于，所述控制电路包括：控制晶体管，所述控制晶体管的第一端连接所述第一电压端，所述控制晶体管的第二端连接所述泄放电路的控制端；所述控制晶体管的控制端连接所述延迟电路的输出端。15.根据权利要求14所述的静电保护电路，其特征在于，所述泄放电路包括：泄放晶体管，所述泄放晶体管的第一端连接所述第一电压端，所述泄放晶体管的第二端连接所述第二电压端；所述泄放晶体管的控制端连接所述控制晶体管的输出端。16.根据权利要求15所述的静电保护电路，其特征在于，所述控制晶体管为pmos管，所述泄放晶体管为nmos管。17.根据权利要求1所述的静电保护电路，其特征在于，所述第一电压端的电位大于所述第二电压端的电位，所述第二电压端为接地端。18.根据权利要求1至17中任意一项所述的静电保护电路，其特征在于，所述检测电路包括：检测电阻，所述检测电阻的第一端连接所述第一电压端；检测电容，所述检测电容的第二端连接所述第二电压端；所述检测电容的第一端与所述检测电阻的第二端连接，共同作为所述检测电路的输出端。19.根据权利要求18所述的静电保护电路，其特征在于，所述检测电阻为多晶硅电阻或掺杂区电阻。20.一种半导体芯片，其特征在于，所述半导体芯片包括：第一电压端、第二电压端以及如权利要求1至19任一所述的静电保护电路。
技术总结本公开提供一种静电保护电路及半导体芯片，所述静电保护电路连接于第一电压端和第二电压端之间，包括：检测电路，连接在第一电压端和第二电压端之间，用于响应第一电压端和第二电压端之间的静电脉冲产生瞬态控制信号；延迟电路，连接检测电路的输出端，用于延迟或增强瞬态控制信号的驱动能力并输出延迟信号；泄放电路，连接在第一电压端和所述第二电压端之间；控制电路，连接延迟电路的输出端和泄放电路的控制端，用于根据延迟信号控制泄放电路泄放静电；重置电路，连接泄放电路的控制端和检测电路的输出端，用于在静电泄放结束后根据检测电路输出端的电位重置泄放电路控制端的电位。位。位。
技术研发人员：许杞安
受保护的技术使用者：长鑫存储技术有限公司
技术研发日：2022.06.17
技术公布日：2022/11/1
