1.本发明实施例涉及计算机领域，特别涉及一种总线设计生成方法、装置、电子设备及存储介质。
背景技术：2.总线(bus)是计算机各种功能部件之间传送信息的公共通信干线，它是由导线组成的传输线束，按照计算机所传输的信息种类。它是处理器、内存、输入、输出设备传递信息的公用通道，主机的各个部件通过总线相连接，外部设备通过相应的接口电路再与总线相连接，从而形成了计算机硬件系统。在计算机系统中，各个部件之间传送信息的公共通路叫总线，微型计算机是以总线结构来连接各个功能部件的。
3.不同模块之间的总线连接方式即是总线设计。编程人员在总线设计确定后，需要编写verilog代码描述不同模块之间的总线连接方式，以实现模块之间的总线连接。
技术实现要素：4.本发明实施方式的目的在于提供一种总线设计生成方法、装置、电子设备及存储介质，可以实现总线设计的快速生成。
5.为解决上述技术问题，本发明的实施方式提供了一种总线设计生成方法，包括以下步骤：确定边界输入接口和边界输出接口；其中，边界输入接口与总线的输入侧模块连接，边界输出接口与总线的输出侧模块连接；根据边界输入接口支持的协议，以及边界输出接口支持的协议，生成总线设计的图形化描述；界面化呈现图形化描述；接收到确认指令后，将图形化描述转化成总线的verilog代码描述。
6.本发明的实施方式还提供了一种总线设计生成装置，包括：接口确定模块，用于确定边界输入接口和边界输出接口；其中，边界输入接口与总线的输入侧模块连接，边界输出接口与总线的输出侧模块连接；图形生成模块，用于根据边界输入接口支持的协议，以及边界输出接口支持的协议，生成总线设计的图形化描述；图形呈现模块，用于界面化呈现图形化描述；代码转化模块，用于接收到确认指令后，将图形化描述转化成总线的verilog代码描述。
7.本发明的实施方式还提供了一种电子设备，包括：至少一个处理器；与至少一个处理器通信连接的存储器；存储器存储有可被至少一个处理器执行的指令，指令被至少一个处理器执行，以使至少一个处理器能够执行上述的总线设计生成方法。
8.本发明的实施方式还提供了一种计算机可读存储介质，存储有计算机程序，计算机程序被处理器执行时实现上述总线设计生成方法。
9.本发明实施方式，通过确定边界输入接口和边界输出接口；其中，边界输入接口与总线的输入侧模块连接，边界输出接口与总线的输出侧模块连接，根据边界输入接口支持的协议，以及边界输出接口支持的协议，生成总线设计的图形化描述，即，在确定了边界输入接口和边界输出接口，也就是总线的两个端点后，就可以自动化生成总线设计的图形化
描述，节省人工进行初始设计的时间，在界面化呈现图形化描述，接收到确认指令后，将图形化描述转化成总线的verilog代码描述，即，通过以图形的形式，可以直观、快速地确认总线设计的合理性，并在确认后，可以将图形化描述转化成总线的verilog代码描述，无需工程师进行verilog代码编程，从而可以实现总线设计的快速生成。
10.另外，所述边界输出接口与所述总线设计的末端模块的输出接口数量相同且一对一连接；其中，所述末端模块是与所述边界输出接口直接连接的任意总线设计组件；所述生成总线设计的图形化描述，包括：在所述边界输入接口和所述边界输出接口之间，生成地址解码器和地址选择器，并生成所述边界输入接口至所述边界输出接口之间的连接关系的所述图形化描述；其中，所述地址解码器与所述边界输入接口数量相同且一对一连接，所述地址选择器与所述地址解码器以全连接的方式进行连接。本技术中，通过在所述边界输入接口和所述边界输出接口之间，生成地址解码器和地址选择器，并生成所述边界输入接口至所述边界输出接口之间的连接关系的所述图形化描述，由于所述地址解码器与所述边界输入接口数量相同且一对一连接，如以地址选择器为末端模块，则边界输出接口与地址选择器的输出接口数量相同且一对一连接，所述地址选择器与所述地址解码器以全连接的方式进行连接，由于所述地址选择器与所述地址解码器之间，通过全连接的方式进行默认连接，所以可以减少漏连接的情况，保证总线设计的连接完整。
11.另外，根据边界输入接口支持的协议，以及边界输出接口支持的协议，生成总线设计的图形化描述，包括：在边界输入接口支持的协议和边界输出接口支持的协议不相同的情况下，在地址解码器和地址选择器之间增加中间协议转换单元，在地址选择器与边界输出接口之间增加输出协议转换单元；其中，中间协议转换单元用于将边界输入接口输入的数据转化成符合预设的中间协议的第一数据，输出协议转换单元用于将第一数据转化成符合边界输出接口支持的协议的第二数据。本技术中，通过在边界输入接口支持的协议和边界输出接口支持的协议不相同的情况下，在地址解码器和地址选择器之间增加中间协议转换单元，将边界输入接口的输入数据使用的协议转换成统一的中间协议，再将中间协议转换成边界输出接口的输出数据使用的协议，可以实现协议不同的边界输入接口和边界输出接口之间的连接，实现支持不同协议的边界输入接口与边界输出接口的连接与数据转换。
12.另外，在界面化呈现图形化描述后，在接收到确认指令之前，方法还包括：接收修改指令；根据修改指令，修改图形化描述；界面化呈现修改后的图形化描述。本技术中，通过在界面化呈现图形化描述后，在接收到确认指令之前，接收修改指令，根据修改指令，修改图形化描述，界面化呈现修改后的图形化描述，可供工程师对生成的总线设计进行直接、快速地修改，提高总线设计的生成效率。
附图说明
13.一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
14.图1是根据本发明一实施例提供的总线设计生成方法步骤流程图；
15.图2是根据本发明一实施例提供的总线设计生成装置示意图；
16.图3是根据本发明一实施例提供的电子设备结构示意图。
具体实施方式
17.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施方式进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施方式中，为了使读者更好地理解本技术而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本技术所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本发明的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合相互引用。
18.本发明的实施例涉及一种总线设计生成方法。具体流程如图1所示，包括：
19.步骤101，确定边界输入接口和边界输出接口；其中，边界输入接口与总线的输入侧模块连接，边界输出接口与总线的输出侧模块连接；
20.步骤102，根据边界输入接口支持的协议，以及边界输出接口支持的协议，生成总线设计的图形化描述；
21.步骤103，界面化呈现图形化描述；
22.步骤104，接收到确认指令后，将图形化描述转化成总线的verilog代码描述。
23.本实施方式的总线设计生成方法，用于进行总线设计的电子设备中，例如，电脑、平板等。总线(bus)是计算机各种功能部件之间传送信息的公共通信干线，它是由导线组成的传输线束，按照计算机所传输的信息种类。它是处理器、内存、输入、输出设备传递信息的公用通道，主机的各个部件通过总线相连接，外部设备通过相应的接口电路再与总线相连接，从而形成了计算机硬件系统。在计算机系统中，各个部件之间传送信息的公共通路叫总线，微型计算机是以总线结构来连接各个功能部件的。不同模块之间的总线连接方式即是总线设计。编程人员在总线设计确定后，需要编写verilog代码描述不同模块之间的总线连接方式，以实现模块之间的总线连接。由于verilog代码较为复杂，需要专门的工和师进行编写，并且，用代码描述总线的连接容易有错漏，需要反复检查，因此总线设计的效率较低，并且修改复杂。
24.而在本技术中，通过确定边界输入接口和边界输出接口；其中，边界输入接口与总线的输入侧模块连接，边界输出接口与总线的输出侧模块连接，根据边界输入接口支持的协议，以及边界输出接口支持的协议，生成总线设计的图形化描述，即，在确定了边界输入接口和边界输出接口，也就是总线的两个端点后，就可以自动化生成总线设计的图形化描述，节省人工进行初始设计的时间，在界面化呈现图形化描述，接收到确认指令后，将图形化描述转化成总线的verilog代码描述，即，通过以图形的形式，可以直观、快速地确认总线设计的合理性，并在确认后，可以将图形化描述转化成总线的verilog代码描述，无需工程师进行verilog代码编程，从而可以实现总线设计的快速生成。
25.下面对本实施例的总线设计生成方法的实现细节进行具体的说明，以下内容仅为方便理解提供的实现细节，并非实施本方案的必须。
26.在步骤101中，电子设备确定边界输入接口和边界输出接口，其中，边界输入接口是与输入侧模块连接的接口，边界输出接口是总线与输出侧模块连接的接口。在一些场景下，输入侧模块即是发送数据的主设备，输出侧模块即是接收数据的从设备。
27.在步骤102中，根据边界输入接口支持的协议，以及边界输出接口支持的协议，生成总线设计的图形化描述，其中，在总线设计的图形化描述中，可以用图形模块表示总线中
的各个器件，模块之间用连线表示器件之间的连接关系，从而自动生成简洁直接的总线设计图形化描述。
28.在一个例子中，边界输入接口可以是高级高性能总线接口(advanced high performance bus，ahb)，边界输出接口可以是ahb和外围总线接口(advanced peripheral bus，apb)等协议。
29.在一个例子中，所述边界输出接口与所述总线设计的末端模块的输出接口数量相同且一对一连接；其中，所述末端模块是与所述边界输出接口直接连接的任意总线设计组件，例如，地址选择器、分组地址解码器、协议转换器等组件中的任意一种或组合。
30.生成总线设计的图形化描述通过以下方式实现：在边界输入接口和边界输出接口之间，生成地址解码器(decoder)和地址选择器(arbiter)，并生成边界输入接口至边界输出接口之间的连接关系的图形化描述；其中，地址解码器与边界输入接口数量相同且一对一连接，地址选择器与地址解码器以全连接的方式进行连接。其中，地址解码器和地址选择器是总线中必不可少的默认器件，地址解码器用于对主设备的地址进行解码分配，地址选择器用于对连接的各主设备进行仲裁选择，为从设备实现主设备的选择，在每次数据传输时选取一个主设备，将其发送的数据传输给从设备。
31.本实施例中，通过在边界输入接口和边界输出接口之间，生成地址解码器和地址选择器，并生成边界输入接口至边界输出接口之间的连接关系的图形化描述，由于地址解码器与边界输入接口数量相同且一对一连接，如以地址选择器为末端模块，则边界输出接口与地址选择器的输出接口数量相同且一对一连接，地址选择器与地址解码器以全连接的方式进行连接，由于地址选择器与地址解码器之间，通过全连接的方式进行默认连接，所以可以减少漏连接的情况，保证总线设计的连接完整。
32.进一步地，电子设备在边界输入接口支持的协议和边界输出接口支持的协议不相同的情况下，在地址解码器和地址选择器之间增加中间协议转换单元，在地址选择器与边界输出接口之间增加输出协议转换单元；其中，中间协议转换单元用于将边界输入接口输入的数据转化成符合预设的中间协议的第一数据，输出协议转换单元用于将第一数据转化成符合边界输出接口支持的协议的第二数据。
33.本实施例中，通过在边界输入接口支持的协议和边界输出接口支持的协议不相同的情况下，在地址解码器和地址选择器之间增加中间协议转换单元，将边界输入接口的输入数据使用的协议转换成统一的中间协议，再将中间协议转换成边界输出接口的输出数据使用的协议，可以实现协议不同的边界输入接口和边界输出接口之间的连接，实现支持不同协议的边界输入接口与边界输出接口的连接与数据转换。
34.在一个例子中，电子设备在生成总线设计的图形化描述时，若检测到边界输出接口存在输出接口分组，那么在存在至少一个输出接口分组的情况下，在所述边界输入接口和所述边界输出接口之间，生成地址解码器、地址选择器和分组地址解码器，例如，在属于同一输出接口分组的边界输出接口和对应的边界输入接口之间，生成此分组对应的地址解码器、地址选择器和分组地址解码器，其中，总线设计的末端模块可以是分组地址解码器，输出接口分组中包含多个边界输出接口，地址解码器与边界输入接口数量相同且一对一连接，地址选择器和分组地址解码器一一对应，地址选择器与地址解码器以全连接的方式进行连接。
35.本实施例中，在存在输出接口分组的情况下，通过在边界输入接口和边界输出接口之间，生成地址解码器、地址选择器和分组地址解码器，每个输出接口分组使用一个地址选择器和分组地址解码器，可以减少总线设计中的器件数量，从而节约总线中每个输出接口分组占用的面积，提高总线中的面积利用效率。
36.进一步地，电子设备会提前按照各边界输出接口支持的协议默认将协议相同的边界输出接口划分至同一输出接口分组中。
37.本实施例中，通过将协议相同的边界输出接口划分至同一输出接口分组中，由于每个输出接口分组内的边界输出接口使用的协议都相同，因此，即使输出接口分组内的边界输出接口使用的协议与边界输入接口使用的协议不同，也不需要为每个边界输出接口都配备输出协议转换单元，只需要给每个输出接口分组配备一个输出协议转换单元即可满足使用需求，节省总线中的器件面积，提高总线中的面积利用效率。
38.步骤103中，电子设备界面化呈现图形化描述。具体地，电子设备将图形化描述转化成显示图形，输出至显示设备中。其中，每种不同的器件，可以用不同的颜色进行填充，以帮助工程师快速区分器件。
39.在一个例子中，在界面化呈现图形化描述后，在接收到确认指令之前，电子设备还接收修改指令，根据修改指令，修改图形化描述，界面化呈现修改后的图形化描述。其中，修改指令可以由电子设备对总线设计进行检测后生成，也可以由工程师输入，修改指令可以包括修改器件数量、连接关系、输出接口分组设置等等。
40.本实施例中，通过在界面化呈现图形化描述后，在接收到确认指令之前，接收修改指令，根据修改指令，修改图形化描述，界面化呈现修改后的图形化描述，可供工程师对生成的总线设计进行直接、快速地修改，提高总线设计的生成效率。
41.在步骤104中，电子设备接收到确认指令后，将图形化描述转化成总线的verilog代码描述。具体地，电子设备在表示芯片逻辑结构的树状图中例化并显示总线器件，各总线器件的层级关系通过树状的结构来进行表示。生成显示定制的总线器件的功能描述表格，根据定制模块的功能描述表格生成定制模块的对应的设计代码和设计文档，即，verilog代码描述，其中，模块功能的不同会影响该总线器件的端口连线的方向，宽度等属性。
42.上面各种方法的步骤划分，只是为了描述清楚，实现时可以合并为一个步骤或者对某些步骤进行拆分，分解为多个步骤，只要包括相同的逻辑关系，都在本专利的保护范围内；对算法中或者流程中添加无关紧要的修改或者引入无关紧要的设计，但不改变其算法和流程的核心设计都在该专利的保护范围内。
43.本发明实施例还涉及一种总线设计生成装置，如图2所示，包括：
44.接口确定模块201，用于确定边界输入接口和边界输出接口；其中，边界输入接口与总线的输入侧模块连接，边界输出接口与总线的输出侧模块连接；
45.图形生成模块202，用于根据边界输入接口支持的协议，以及边界输出接口支持的协议，生成总线设计的图形化描述；
46.图形呈现模块203，用于界面化呈现图形化描述；
47.代码转化模块204，用于接收到确认指令后，将图形化描述转化成总线的verilog代码描述。
48.在一个例子中，所述边界输出接口与所述总线设计的末端模块的输出接口数量相
同且一对一连接；其中，所述末端模块是与所述边界输出接口直接连接的任意总线设计组件；所述生成总线设计的图形化描述，包括：在所述边界输入接口和所述边界输出接口之间，生成地址解码器和地址选择器，并生成所述边界输入接口至所述边界输出接口之间的连接关系的所述图形化描述；其中，所述地址解码器与所述边界输入接口数量相同且一对一连接，所述地址选择器与所述地址解码器以全连接的方式进行连接。
49.在一个例子中，根据边界输入接口支持的协议，以及边界输出接口支持的协议，生成总线设计的图形化描述，包括：在边界输入接口支持的协议和边界输出接口支持的协议不相同的情况下，在地址解码器和地址选择器之间增加中间协议转换单元，在地址选择器与边界输出接口之间增加输出协议转换单元；其中，中间协议转换单元用于将边界输入接口输入的数据转化成符合预设的中间协议的第一数据，输出协议转换单元用于将第一数据转化成符合边界输出接口支持的协议的第二数据。
50.在一个例子中，所述边界输出接口与所述总线设计的末端模块的输出接口数量相同且一对一连接；其中，所述末端模块是与所述边界输出接口直接连接的任意总线设计组件；所述生成总线设计的图形化描述，包括：在存在至少一个输出接口分组的情况下，在所述边界输入接口和所述边界输出接口之间，生成地址解码器、地址选择器和分组地址解码器；其中，所述输出接口分组中包含多个所述边界输出接口，所述地址解码器与所述边界输入接口数量相同且一对一连接，所述地址选择器和所述分组地址解码器一一对应，所述地址选择器与所述地址解码器以全连接的方式进行连接。
51.在一个例子中，在边界输入接口和边界输出接口之间，生成地址解码器、地址选择器和分组地址解码器之前，方法还包括：按照各边界输出接口支持的协议默认将协议相同的边界输出接口划分至同一输出接口分组中。
52.在一个例子中，在界面化呈现图形化描述后，在接收到确认指令之前，方法还包括：接收修改指令；根据修改指令，修改图形化描述；界面化呈现修改后的图形化描述。
53.不难发现，本实施例为与上述实施例相对应的系统实施例，本实施例可与上述实施例互相配合实施。上述实施例中提到的相关技术细节在本实施例中依然有效，为了减少重复，这里不再赘述。相应地，本实施例中提到的相关技术细节也可应用在上述实施例中。
54.值得一提的是，本实施例中所涉及到的各模块均为逻辑模块，在实际应用中，一个逻辑单元可以是一个物理单元，也可以是一个物理单元的一部分，还可以以多个物理单元的组合实现。此外，为了突出本发明的创新部分，本实施例中并没有将与解决本发明所提出的技术问题关系不太密切的单元引入，但这并不表明本实施例中不存在其它的单元。
55.本发明实施例涉及一种电子设备，如图3所示，包括：至少一个处理器301；与至少一个处理器通信连接的存储器302；其中，存储器302存储有可被至少一个处理器301执行的指令，指令被至少一个处理器301执行上述的总线设计生成方法。
56.其中，存储器302和处理器301采用总线方式连接，总线可以包括任意数量的互联的总线和桥，总线将一个或多个处理器301和存储器302的各种电路连接在一起。总线还可以将诸如外围设备、稳压器和功率管理电路等之类的各种其他电路的控制器连接在一起，这些都是本领域所公知的，因此，本文不再对其进行进一步描述。总线接口在总线和收发机之间提供接口。收发机可以是一个元件，也可以是多个元件，比如多个接收器和发送器，提供用于在传输介质上与各种其他装置通信的单元。经处理器301处理的信息通过天线在无
线介质上进行传输，进一步，天线还接收信息并将信息传送给处理器301。
57.处理器301负责管理总线和通常的处理，还可以提供各种功能，包括定时，外围接口，电压调节、电源管理以及其他控制功能。而存储器302可以被用于存储处理器在执行操作时所使用的信息。
58.本发明实施例还涉及一种计算机可读存储介质，存储有计算机程序。计算机程序被处理器执行时实现上述方法实施例。
59.即，本领域技术人员可以理解，实现上述实施例方法中的全部或部分步骤是可以通过程序来指令相关的硬件来完成，该程序存储在一个存储介质中，包括若干指令用以使得一个设备(可以是单片机，芯片等)或处理器(processor)执行本技术各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：u盘、移动硬盘、只读存储器(rom，read-only memory)、随机存取存储器(ram，random access memory)、磁碟或者光盘等各种可以存储程序代码的介质。
60.本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。
技术特征：1.一种总线设计生成方法，其特征在于，包括：确定边界输入接口和边界输出接口；其中，所述边界输入接口与总线的输入侧模块连接，所述边界输出接口与所述总线的输出侧模块连接；根据所述边界输入接口支持的协议，以及所述边界输出接口支持的协议，生成总线设计的图形化描述；界面化呈现所述图形化描述；接收到确认指令后，将所述图形化描述转化成所述总线的verilog代码描述。2.根据权利要求1所述的总线设计生成方法，其特征在于，所述边界输出接口与所述总线设计的末端模块的输出接口数量相同且一对一连接；其中，所述末端模块是与所述边界输出接口直接连接的任意总线设计组件；所述生成总线设计的图形化描述，包括：在所述边界输入接口和所述边界输出接口之间，生成地址解码器和地址选择器，并生成所述边界输入接口至所述边界输出接口之间的连接关系的所述图形化描述；其中，所述地址解码器与所述边界输入接口数量相同且一对一连接，所述地址选择器与所述地址解码器以全连接的方式进行连接。3.根据权利要求2所述的总线设计生成方法，其特征在于，所述根据所述边界输入接口支持的协议，以及所述边界输出接口支持的协议，生成总线设计的图形化描述，包括：在所述边界输入接口支持的协议和所述边界输出接口支持的协议不相同的情况下，在所述地址解码器和所述地址选择器之间增加中间协议转换单元，在所述地址选择器与所述边界输出接口之间增加输出协议转换单元；其中，所述中间协议转换单元用于将所述边界输入接口输入的数据转化成符合预设的中间协议的第一数据，所述输出协议转换单元用于将所述第一数据转化成符合所述边界输出接口支持的协议的第二数据。4.根据权利要求1所述的总线设计生成方法，其特征在于，所述边界输出接口与所述总线设计的末端模块的输出接口数量相同且一对一连接；其中，所述末端模块是与所述边界输出接口直接连接的任意总线设计组件；所述生成总线设计的图形化描述，包括：在存在至少一个输出接口分组的情况下，在所述边界输入接口和所述边界输出接口之间，生成地址解码器、地址选择器和分组地址解码器；其中，所述输出接口分组中包含多个所述边界输出接口，所述地址解码器与所述边界输入接口数量相同且一对一连接，所述地址选择器和所述分组地址解码器一一对应，所述地址选择器与所述地址解码器以全连接的方式进行连接。5.根据权利要求4所述的总线设计生成方法，其特征在于，在所述边界输入接口和所述边界输出接口之间，生成地址解码器、地址选择器和分组地址解码器之前，所述方法还包括：按照各所述边界输出接口支持的协议默认将协议相同的所述边界输出接口划分至同一输出接口分组中。6.根据权利要求1所述的总线设计生成方法，其特征在于，在所述界面化呈现所述图形化描述后，在接收到确认指令之前，所述方法还包括：接收修改指令；
根据所述修改指令，修改所述图形化描述；界面化呈现修改后的所述图形化描述。7.一种总线设计生成装置，其特征在于，包括：接口确定模块，用于确定边界输入接口和边界输出接口；其中，所述边界输入接口与总线的输入侧模块连接，所述边界输出接口与所述总线的输出侧模块连接；图形生成模块，用于根据所述边界输入接口支持的协议，以及所述边界输出接口支持的协议，生成总线设计的图形化描述；图形呈现模块，用于界面化呈现所述图形化描述；代码转化模块，用于接收到确认指令后，将所述图形化描述转化成所述总线的verilog代码描述。8.一种电子设备，其特征在于，包括：至少一个处理器；以及，与所述至少一个处理器通信连接的存储器；其中，所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行如权利要求1至6中任一所述的总线设计生成方法。9.一种计算机可读存储介质，存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求1至6中任一所述的总线设计生成方法。
技术总结本发明实施例涉及计算机领域，公开了一种总线设计生成方法、装置、电子设备及存储介质。本发明中，总线设计生成方法，包括以下步骤：确定边界输入接口和边界输出接口；其中，边界输入接口与总线的输入侧模块连接，边界输出接口与总线的输出侧模块连接；根据边界输入接口支持的协议，以及边界输出接口支持的协议，生成总线设计的图形化描述；界面化呈现图形化描述；接收到确认指令后，将图形化描述转化成总线的verilog代码描述。本发明的总线设计生成方法可以实现总线设计的快速生成。方法可以实现总线设计的快速生成。方法可以实现总线设计的快速生成。
技术研发人员：孙立洲 金葆晖
受保护的技术使用者：上海逸集晟网络科技有限公司
技术研发日：2022.06.29
技术公布日：2022/11/1
