1.本公开涉及半导体技术领域，尤其涉及一种半导体结构的形成方法及半导体结构。
背景技术：2.在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。接触孔刻蚀是超大规模集成电路的关键技术，其中深宽比是半导体结构中的器件结构的重要参数之一。在半导体结构中已有很多器件结构具有高深宽比，由于器件结构的深宽比较大，其制程工艺复杂，具有高深宽比的孔的刻蚀工艺及其填充对器件的良率有相当大的影响。例如，高深宽比(10：1以上)孔的开孔(open)过程，会由于其深宽比过大，容易出现底部不能充分刻蚀，造成底部开孔不充分的问题；同时，还容易出现底部过刻蚀情况，容易在底部两侧的金属垫之间形成金属桥接(bridge)，导致两个金属垫之间形成短路，导致器件失效。
技术实现要素：3.以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
4.本公开提供了一种半导体结构的形成方法及半导体结构。
5.本公开的第一方面提供了一种半导体结构的形成方法，所述半导体结构的形成方法包括：
6.提供衬底；
7.形成第一介质层，覆盖所述衬底的表面；
8.基于第一掩膜层刻蚀所述第一介质层，暴露所述衬底的部分表面，其中，所述第一掩膜层定义第一图案；
9.形成保护层，覆盖所述第一介质层的表面和暴露出的所述衬底的部分表面；
10.形成第二介质层，覆盖所述保护层的表面；
11.基于第二掩膜层刻蚀所述第二介质层和所述保护层，形成多个第一接触孔，所述第一接触孔暴露所述衬底的目标区域，其中，所述第二掩膜层定义第二图案；
12.所述第二图案在所述衬底上的投影与所述第一图案在所述衬底上的投影重合。
13.其中，所述第一介质层的厚度的范围为100nm～500nm。
14.其中，所述衬底包括接触垫，所述接触垫位于所述衬底的目标区域，
15.基于第一掩膜层刻蚀所述第一介质层，暴露所述衬底的部分表面，包括：
16.基于所述第一掩膜层定义的所述第一图案刻蚀所述第一介质层，在所述第一介质层中形成多个初始孔，所述初始孔暴露所述接触垫的表面；
17.其中，所述初始孔在所述衬底上的投影大于所述接触垫在所述衬底上的投影。
18.其中，形成保护层包括：
19.所述保护层覆盖所述第一介质层的顶面、所述初始孔的侧壁、所述接触垫的表面以及被所述初始孔暴露出的所述衬底的表面。
20.其中，所述保护层的厚度的范围为5nm～10nm。
21.其中，所述保护层的材料的刻蚀速率小于所述第二介质层的材料的刻蚀速率。
22.其中，基于所述第二掩膜层定义的所述第二图案，刻蚀所述第二介质层以及位于所述接触垫的表面的所述保护层，形成多个所述第一接触孔，每个所述第一接触孔暴露位于所述初始孔的侧壁的所述保护层和所述接触垫的表面。
23.其中，所述半导体结构的形成方法还包括：
24.在每个所述第一接触孔中填充第一导电材料，形成多个第一接触插塞。
25.其中，形成第二介质层包括：
26.在所述保护层的表面形成子介质层；
27.对所述子介质层进行平坦化处理，在平坦化后的所述子介质层的表面形成修复层，其中，所述第二介质层包括所述子介质层和所述修复层。
28.其中，所述衬底设置有外围电路区以及与所述外围电路区相邻设置的有源器件区，多个所述第一接触孔形成于所述外围电路区，所述半导体结构的形成方法还包括：
29.在所述有源器件区的顶面形成所述第一介质层、所述保护层、所述第二介质层和所述第二掩膜层；
30.其中，位于所述有源器件区的顶面上的所述第二掩膜层具有第三图案；
31.基于所述第三图案刻蚀所述第二介质层、所述保护层和所述第一介质层，形成至少一个第二接触孔，所述第二接触孔暴露部分所述有源器件区。
32.其中，所述半导体结构的形成方法还包括：
33.在所述第二接触孔中填充第二导电材料，形成第二接触插塞。
34.本公开的第二方面提供了一种半导体结构，所述半导体结构包括：
35.衬底；
36.第一介质层，连接所述衬底的表面，所述第一介质层中具有多个初始孔，所述初始孔暴露所述衬底的部分表面；
37.保护层，连接所述第一介质层的顶面和所述初始孔的侧壁；
38.第二介质层，连接位于所述第一介质层的顶面的所述保护层；
39.多个第一接触孔，每个所述第一接触孔贯穿所述第二介质层和所述保护层，暴露位于所述初始孔的侧壁的所述保护层和所述衬底的目标区域。
40.其中，所述衬底的目标区域设有接触垫，
41.所述初始孔在所述衬底上的投影大于所述接触垫在所述衬底上的投影，所述第一接触孔暴露所述接触垫的表面。
42.其中，所述半导体结构还包括：第一接触插塞，位于所述第一接触孔中，所述第一接触插塞连接位于所述初始孔的侧壁的所述保护层和所述接触垫的表面。
43.其中，所述半导体结构还包括：
44.外围电路区，设置在所述衬底上，多个所述第一接触孔形成于所述外围电路区；
45.有源器件区，设置在所述衬底上并与所述外围电路区相邻设置，在所述有源器件区的顶面，由下至上依次层叠设置有所述第一介质层、所述保护层和所述第二介质层；
46.至少一个第二接触孔，贯穿所述第二介质层、所述保护层和所述第一介质层，暴露部分所述有源器件区。
47.其中，所述半导体结构还包括：
48.第二接触插塞，位于所述第二接触孔中，所述第二接触插塞的底部连接所述有源器件区。
49.其中，所述第二介质层包括：
50.子介质层，位于所述保护层的表面，位于所述有源器件区上方的所述子介质层的顶面，与位于所述外围电路区上方的所述子介质层的顶面齐平；
51.修复层，位于所述子介质层的表面。
52.本公开提供的半导体结构的形成方法及半导体结构中，通过分别利用第一掩膜层定义的第一图案以及第二掩膜层定义的第二图案，在对衬底上的同一区域进行刻蚀，以在衬底上形成高深宽比的接触孔，并利用保护层对位于保护层下的刻蚀后的第一介质层进行形状保护，以防二次刻蚀工艺对第一介质层形成过度损耗，从而解决了接触孔底部的关键尺寸变大的问题。
53.在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
54.并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
55.图1是相关技术中的半导体结构的示意图。
56.图2是根据一示例性实施例示出的一种半导体结构的形成方法的流程图。
57.图3是根据一示例性实施例示出的一种半导体结构的形成方法的流程图。
58.图4是根据一示例性实施例示出的半导体结构的衬底的示意图。
59.图5是根据一示例性实施例示出的半导体结构的形成方法中形成第一介质层和第一掩膜层后的示意图。
60.图6是根据一示例性实施例示出的半导体结构的形成方法中的形成初始孔后的示意图。
61.图7是根据一示例性实施例示出的半导体结构的形成方法中初始孔的投影与接触垫的投影在同一平面上的示意图。
62.图8是根据一示例性实施例示出的半导体结构的形成方法中形成保护层后的示意图。
63.图9是根据一示例性实施例示出的半导体结构的形成方法中形成第二介质层后的示意图。
64.图10是根据一示例性实施例示出的半导体结构的形成方法中形成第二掩膜层后的示意图。
65.图11是根据一示例性实施例示出的半导体结构的形成方法中形成第一接触孔后的示意图。
66.图12是根据一示例性实施例示出的半导体结构的形成方法中形成第一接触插塞后的示意图。
67.图13是根据另一示例性实施例示出的一种半导体结构的形成方法的流程图。
68.图14是根据另一示例性实施例示出的半导体结构的衬底的示意图。
69.图15是根据另一示例性实施例示出的半导体结构的形成方法中形成第一介质层和第一掩膜层后的示意图。
70.图16是根据另一示例性实施例示出的半导体结构的形成方法中的形成初始孔后的示意图。
71.图17是根据另一示例性实施例示出的半导体结构的形成方法中形成保护层后的示意图。
72.图18是根据另一示例性实施例示出的半导体结构的形成方法中形成子介质层后的示意图。
73.图19是根据另一示例性实施例示出的半导体结构的形成方法中形成修复层后的示意图。
74.图20是根据另一示例性实施例示出的半导体结构的形成方法中形成第二掩膜层后的示意图。
75.图21是根据另一示例性实施例示出的半导体结构的形成方法中形成第一接触孔和第二接触孔后的示意图。
76.图22是根据另一示例性实施例示出的半导体结构的形成方法中形成第一接触插塞和第二接触插塞后的示意图。
77.附图标记：
78.10、基底；100、衬底；101、接触垫；110、存储结构；120、半导体层；21、第一接触孔；22、第二接触孔；200、第一介质层；202、第一介质层的顶面；300、保护层；301、侧墙；302、开口；400、第二介质层；401、子介质层；402、修复层；500、第一掩膜层；501、第一图案；600、第一接触孔；610、第一接触插塞；700、第二掩膜层；701第二图案；702、硬掩膜层；703、光刻胶层；704、第三图案；800、初始孔；801、初始孔的侧壁；900、第二接触孔；910、第二接触插塞；a、有源器件区；b、外围电路区。
具体实施方式
79.为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
80.如图1所示，示例性示出了相关技术中半导体结构中的接触孔的示意图，相关技术中，在形成高深宽比接触孔的过程中，如图1所示，由于深宽比较高，随着刻蚀工艺的进行，第一接触孔21底部的关键尺寸(bottom cd)越来越小，出现了刻蚀不足(not-open)的情况，使得第一接触孔21无法到达基底10的表面。第二接触孔22底部的关键尺寸(bottom cd)还会出现偏差，导致第二接触孔22底部的关键尺寸过大，暴露出了位于第二接触孔22的左、右
两边(参照图1中示出的方位)的金属垫30，在后续工艺形成的接触插塞容易在两个相邻的金属垫之间形成金属桥接(bridge)，会在导线之间形成短路，导致器件失效。因此，如何控制并保证高深宽比接触孔的底部的关键尺寸达到设计要求，是一个亟待解决的问题。
81.为了解决上述技术问题，本公开示例性的实施例中提供一种半导体结构的形成方法及半导体结构，如图2所示，图2示出了根据本公开一示例性的实施例提供的半导体结构的形成方法的流程图。
82.本实施例对半导体结构不作限制，下面将以在半导体结构中形成高深宽比的接触孔为例进行介绍，但本实施例并不以此为限，本实施例中的半导体结构还可以为其它的结构。图4-图12为半导体结构的形成方法的各个阶段的示意图，下面结合图4-图12对半导体结构的形成方法进行介绍。
83.如图2所示，本公开一示例性的实施例提供的一种半导体结构的形成方法，包括如下的步骤：
84.步骤s210：提供衬底。
85.示例性地，如图4所示，衬底100作为存储器的支撑部件，用于支撑设在其上的其他部件，衬底100可以由半导体材料制成，半导体材料可以为硅、锗、硅锗化合物以及硅碳化合物中的一种或者多种。为了应用于大规模数字集成电路制造，衬底100可以由硅材料制成。在衬底100内还可以包括晶体管字线(wordline)及位线(bitline)、若干浅沟槽隔离结构等(图中未示出)，衬底100中还可以包括下层互连线，例如多层互连中的下层互连线。
86.步骤s220：形成第一介质层，覆盖衬底的表面。
87.如图5所示，在衬底100表面形成第一介质层200，第一介质层200覆盖在衬底100的表面。第一介质层200的材料可以是氧化物，例如氧化硅、氮氧化硅。第一介质层200可以通过化学气相沉积、低压化学气相沉积等适宜的工艺形成。
88.步骤s230：基于第一掩膜层刻蚀第一介质层，暴露衬底的部分表面，其中，第一掩膜层定义第一图案。
89.如图5所示，可以在第一介质层200上形成图形化的第一掩膜层500，第一掩膜层500可以包括利用cvd工艺形成的多晶硅(poly-si)、掺杂硅(dope-si)、无定形碳、旋涂硅层等常见的掩膜材料，采用常规的光刻手段进行光刻处理，得到图形化的第一掩膜层500。然后，根据图形化的第一掩膜层500，可以采用常规的干法刻蚀工艺或者湿法刻蚀工艺对第一介质层200进行刻蚀开孔，直至暴露衬底100的部分表面停止刻蚀。随后，可以去除第一掩膜层500，例如采用常规的灰化工艺。
90.参照图6所示，经过刻蚀后，第一介质层200的部分结构被刻蚀掉，暴露出衬底100上的部分表面，被暴露出的部分表面上可以设置有一些结构，也可以是单纯的衬底100的表面。
91.步骤s240：形成保护层，覆盖第一介质层的表面和暴露出的衬底的部分表面。
92.如图8所示，可以在第一介质层200的表面上形成保护层300，保护层300完全覆盖在第一介质层200的表面以及被暴露出来的衬底100的部分表面，保护层300用于避免后续形成接触孔的工艺对第一介质层200的过度损耗。
93.步骤s250：形成第二介质层，覆盖保护层的表面。
94.如图9所示，为了形成高深宽比的孔，在保护层300的表面继续沉积第二介质层
400，第二介质层400完全覆盖在保护层300的表面，以为后续形成高深宽比孔做准备。第二介质层400的厚度可以根据最终形成的接触孔的高度进行沉积，第二介质层400可以采用常用的氧化物材料和沉积工艺来制备。其中，沉积工艺可以采用原子层沉积(atomic layer deposition，简称ald)、化学气相沉积(chemical vapor deposition，简称cvd)等。第二介质层400的材料例如为氧化硅。第二介质层400可以为单层膜结构，也可以是多层膜复合结构。
95.如图9所示，第二介质层400可以为多层膜结构，可以包括子介质层401和修复层402，可先沉积预设厚度的子介质层401，然后对子介质层401的表面进行平坦化，以获得目标厚度，然后再沉积修复层402，修复和消除前道工艺在子介质层401表面产生的刮痕。
96.步骤s260：基于第二掩膜层刻蚀第二介质层和保护层，形成多个第一接触孔，第一接触孔暴露衬底的目标区域，其中，第二掩膜层定义第二图案，第二图案在衬底上的投影与第一图案在衬底上的投影重合。
97.如图10所示，可以通过常规的制作工艺在第二介质层400的表面形成硬掩膜层702，可以采用常规的旋涂、曝光、显影等方法，在硬掩膜层702形成光刻胶层703，在光刻胶层703中具有多个开口共同组成的第二图案701，将光刻胶层703和硬掩膜层702作为第二掩膜层700。如图5和图8所示，在垂直于衬底100的方向上第二图案701的位置与第一图案501的位置可以重合。例如，第二图案701的中心位置与第一图案501的中心位置可以在同一直线上，使得第二图案701向衬底100的目标区域刻蚀，以在目标区域上形成深宽比较高的接触孔。
98.本公开实施例提供的半导体结构的形成方法中，利用两次刻蚀工艺在衬底上的同一区域进行刻蚀，以在衬底上形成高深宽比的孔，并利用保护层对第一次刻蚀后的第一介质层进行形状保护，以在后续工艺中，减小二次刻蚀工艺对接触孔的底部形貌和尺寸产生的影响，从而解决接触孔的底部的关键尺寸变大的问题。
99.根据一个示例性实施例，本实施例的半导体结构的形成方法大部分内容和上述实施例相同，本实施例与上述实施例之间的区别之处在于，在半导体结构的形成方法中，第一介质层200的厚度可以控制在100nm～500nm的范围内，示例性的，第一介质层200的厚度可以为100nm、或者120nm、或者180nm、或者200nm、或者300nm、或者400nm、或者500nm等，在此不做具体限制。
100.在一示例中，如图5所示，为了能够保证在第一介质层200中形成的刻蚀孔的底部的关键尺寸符合预设尺寸，可以对沉积的第一介质层200的厚度进行控制，例如，第一介质层200的厚度可以控制在最终形成的接触孔的深度的三分之一的范围内。又例如，可以根据接触孔的深宽比，将第一介质层200的厚度控制在容易出现刻蚀不足的深度位置处，以在后续工艺中改善刻蚀不足的问题。
101.在该实施例中，将第一介质层200的厚度可以控制在100nm～500nm的范围内，以改善接触孔刻蚀不足的问题，并能够保证第一介质层被刻蚀后的形成的孔的底部尺寸符合设计要求。
102.如图3所示，本公开一示例性的实施例提供的一种半导体结构的形成方法，包括如下的步骤：
103.步骤s310：提供衬底，衬底包括接触垫，接触垫位于衬底的目标区域。
104.在该实施例中，如图4所示，位于衬底100的表面还设置有多个接触垫101，接触垫101可以为存储器件结构对应的接触部，存储器件结构可以通过接触垫电耦接至其下的有源区(图中未示出)。示例性地，多个接触垫101间隔分布，接触垫位于衬底100的目标区域上，目标区域可以是与后续工艺中形成的目标结构的接触窗区域，例如，可以为形成的接触孔的底部关键尺寸对应的区域。
105.步骤s320：形成第一介质层，覆盖衬底和接触垫的表面。
106.本实施例的步骤s320和上述实施例步骤s220的实现方式相同，在此，不再赘述。
107.步骤s330：基于第一掩膜层定义的第一图案刻蚀第一介质层，在第一介质层中形成多个初始孔，初始孔暴露接触垫的表面；其中，初始孔在衬底上的投影大于接触垫在衬底上的投影。
108.如图5和图6所示，第一掩膜层500具有第一图案501，第一图案501所在的位置可以用来定义后续工艺形成接触孔的位置，根据第一图案501刻蚀第一介质层200，直至暴露接触垫101的表面停止刻蚀，在剩余的第一介质层200中形成了多个初始孔800，每个初始孔800均贯穿第一介质层200的厚度，完全暴露出位于衬底100表面的接触垫101的表面。然后，去除第一掩膜层500。初始孔800的形状可以为圆形或者方形，在此不做具体限制。
109.在一示例性实施例中，在对第一介质层200进行刻蚀开孔时，无需精准控制初始孔的尺寸。初始孔800的尺寸可以适度增大，使得形成的初始孔800能够完全暴露出接触垫101的表面，结合图6和图7所示，初始孔800在衬底100上的投影的尺寸记为d1，接触垫101在衬底100上的投影的尺寸记为d2，在刻蚀第一介质层200时，可以通过增大第一图案501的开口来增大初始孔800的尺寸，如图6-图8所示，初始孔800的投影的尺寸d1和接触垫101的投影的尺寸d2例如为圆形，初始孔800的投影尺寸d1大于接触垫101的投影尺寸d2，例如d1与d2的差值可以在8nm-12nm的范围内，使得接触垫101的表面完全暴露在初始孔800中，同时还暴露出初始孔800的侧壁801与接触垫101之间的衬底100的表面d3区域。示例性的，d1与d2的差值为10nm或者12nm，则d3区域的尺寸对应为10nm或者12nm。
110.步骤s340：保护层覆盖第一介质层的顶面、初始孔的侧壁、接触垫的表面以及被初始孔暴露出的衬底的表面。
111.如图8所示，保护层300覆盖在第一介质层的顶面202、初始孔的侧壁801、接触垫101的表面，以及被初始孔暴露出的衬底100的表面d3区域。保护层300在d3区域上形成侧墙301，在侧墙301之间形成了开口302，结合图6和图8所示，初始孔800的开口被保护层300缩小了，即开口302的尺寸小于初始孔800的开口尺寸，可见，在该步骤中，可以通过原子层沉积工艺形成特定厚度的保护层300来缩小初始孔800的大小，以利用开口302定义后续形成的接触孔的关键尺寸的大小，因此，不需要通过精准控制的初始孔的尺寸来限定接触孔的关键尺寸的大小，以大大简化工艺制程。
112.如图8所示，保护层300的厚度不宜过厚，也不宜过薄。如果保护层300的厚度过厚可能会将初始孔800完全填满，从而增加刻蚀多余的保护层的时间；当保护层300的厚度过薄时，保护层300在后续形成接触孔的工艺过程中的保护效果较差，容易被完全消耗。为此，本实施例中，保护层300的厚度的范围可以控制在5nm～10nm之间，示例性的，保护层300的厚度可以为5nm、或者7nm、或者8nm、或者10nm，在此不做具体限制。
113.步骤s350：形成第二介质层，覆盖保护层的表面。
114.本实施例的步骤s350和上述实施例步骤s250的实现方式相同，在此，不再赘述。
115.步骤s360：基于第二掩膜层定义的第二图案，刻蚀第二介质层以及位于接触垫的表面的保护层，形成多个第一接触孔，每个第一接触孔暴露位于初始孔的侧壁的保护层和接触垫的表面。
116.结合图10和图11所示，第二图案701的尺寸可以与初始孔800(参照图6所示)的尺寸大小一致，以图形化的第二掩膜层700为掩膜，依次刻蚀修复层402、子介质层401以及位于子介质层401下方的保护层300，直至暴露衬底100的接触垫101的表面停止刻蚀，从而形成贯穿第二介质层400和保护层300的第一接触孔600。然后，去除第二掩膜层700。图11所示，第一接触孔600除了暴露出接触垫101的表面以外，还暴露出位于初始孔的侧壁的保护层，即侧墙301。
117.在该实施例中，结合图8和图11所示，侧墙301对初始孔的侧壁801形成了保护，在形成第一接触孔600的过程中，在去除位于初始孔800内的子介质层401时，侧墙301能够对开口302，也即是目标结构的关键尺寸形成保护，防止后续形成的接触孔的底部尺寸出现偏大的现象，从而有效防止后续形成的接触插塞出现桥接问题。
118.步骤s370：在每个第一接触孔中填充第一导电材料，形成多个第一接触插塞。
119.在该步骤中，结合图11和图12所示，可以通过化学气相沉积或其他适合的沉积方法，在第一接触孔600中沉积第一导电材料，直至填满第一接触孔600。在一示例中，第一导电材料为金属材料，例如金属钨、氮化钛、钛等。后续可进行如化学机械研磨或机械研磨的平坦化操作，对多余的第一导电材料进行移除，从而形成与第一接触孔600的顶部齐平的第一接触插塞610，如图12所示，多个第一接触孔600中均形成了第一接触插塞610，由于第一接触孔600具有高深宽比，因此形成了具有高深宽比的第一接触插塞610，第一接触插塞610与接触垫101连接，可以用来连接至晶体管的源极和漏极区以及栅极。
120.根据一个示例性实施例，本实施例的半导体结构的形成方法大部分内容和上述实施例相同，本实施例与上述实施例之间的区别之处在于，在半导体结构的形成方法中，在基于第二掩膜层刻蚀第二介质层和保护层，形成多个第一接触孔的过程中，保护层的材料的刻蚀速率小于第二介质层的材料的刻蚀速率。
121.为了提高保护层300在后续形成第一接触孔600的工艺过程中对第一介质层200的保护效果，可以选择致密度和硬度高于后续形成的第二介质层400的致密度和硬度的材料制备保护层300，以后续形成第一接触孔600的过程中，使得保护层300的去除速率小于第二介质层400的去除速率。在一个示例中，保护层300的材料例如为氮化物，例如氮化硅，第二介质层400的材料为氧化物，例如氧化硅。
122.结合图10和图11所示，基于第二掩膜层700定义的第二图案701刻蚀第二介质层400和保护层300形成第一接触孔600的过程中，在刻蚀第二介质层400时，可先使用常规的刻蚀工艺进行刻蚀，当刻蚀至下方暴露出保护层形成的侧墙301时，可利用高选择刻蚀比，只选择需要刻蚀的第二介质层400一直向下刻蚀，对侧墙301几乎不进行刻蚀，直至暴露位于接触垫101表面的保护层300，从而保留了位于初始孔的侧壁801上的保护层。然后，再对接触垫101上的保护层300进行刻蚀，直至暴露接触垫101停止刻蚀，从而形成多个第一接触孔600。
123.在该实施例中，保护层300的刻蚀速率可以远远小于第二介质层400的刻蚀速率，
可以利用保护层与第二介质层具有高刻蚀比的特性，只选择对需要刻蚀的材料层进行刻蚀，因此，可以只对位于初始孔上方的第二介质层400一直向下刻蚀，直至暴露位于接触垫101表面的保护层300，以消除第二介质层400刻蚀不足的现象，从而有效解决高深宽比孔不能充分开孔(not-open)的问题。
124.如图13所示，图13示出了根据本公开另一示例性的实施例提供的半导体结构的形成方法的流程图。图14-图22为半导体结构的形成方法的各个阶段的示意图，下面结合图14-图22对半导体结构的形成方法进行介绍。
125.如图13所示，半导体结构的形成方法可以包括如下的步骤：
126.步骤s1310：提供衬底，衬底设置有外围电路区以及与外围电路区相邻设置的有源器件区。
127.如图14所示，在衬底100可以划分有源器件区a和外围电路区b，其中，有源器件区a可以用于存储数据，外围电路区b用于控制存储数据的输入和输出，有源器件区a位于外围电路区b的旁边相邻的区域，有源器件区a与外围电路区b连接形成电互连。
128.在该实施例中，如图14所示，有源器件区a包括位于衬底100上的存储结构110，以及位于存储结构110表面的半导体层120，同时多个接触垫101设置在外围电路区b中。其中，如图14所示，半导体层120可以整体覆盖在存储结构110表面上，并填满存储结构110之间的空隙，存储结构110例如可以为电容结构，其中电容结构包含下电极、电介质、上电极结构。半导体层120的材料例如包含多晶硅、或锗化硅等半导体材质。在一示例中，可以将电容结构的上电极向上延伸形成半导体层。
129.步骤s1320：在外围电路区的顶面和外围电路区的顶面上形成第一介质层。
130.如图15所示，在衬底100的整个顶面上形成第一介质层200，第一介质层200覆盖在有源器件区a的半导体层120的顶面、半导体层120的侧面、以及外围电路区b的顶面面上，同时第一介质层200还覆盖在接触垫101的顶面上。可以在有源器件区a的顶面和外围电路区b的顶面形成相同或者不同厚度的第一介质层200。比如，参照图15，位于有源器件区a上覆盖的第一介质层200的厚度，小于外围电路区b上面覆盖的第一介质层200的厚度。
131.步骤s1330：基于第一掩膜层刻蚀第一介质层，暴露接触垫的表面。
132.如图15所示，可以同时在有源器件区a的顶面上以及外围电路区b的顶面上形成第一掩膜层500，由于在有源器件区a上形成的接触孔的深宽比不是很高，因此可以利用第一掩膜层500完全覆盖在有源器件区a的顶面上，以在有源器件区a的顶面形成遮盖。同时，位于外围电路区b上的第一掩膜层500具有第一图案501。第一图案501所在的位置，可以用来定义在外围电路区b中后续形成的接触插塞的位置。如图16所示，根据第一图案501刻蚀位于外围电路区b上的第一介质层200，直至暴露接触垫101的表面停止刻蚀，以在第一介质层200形成了多个初始孔800。位于有源器件区a的顶面上的第一介质层200保持完整。
133.步骤s1340：形成保护层，覆盖有源器件区顶面以及外围电路区的顶面的第一介质层的表面。
134.如图16所示，可以同时去除有源器件区a和外围电路区b上的第一掩膜层500，在去除第一掩膜层500后，如图17所示，可以同时在有源器件区a上以及外围电路区b上的第一介质层200上形成保护层300，保护层300连续覆盖在有源器件区a顶面上的第一介质层200表面，同时还覆盖在外围电路区b上、被刻蚀后的第一介质层200的表面上，以对第一介质层
200进行形状保护。
135.步骤s1350：形成第二介质层，覆盖有源器件区的顶面和外围电路区的顶面上的保护层的表面。
136.如图18所示，在保护层300的表面形成第二介质层400，可以先在保护层300的表面沉积子介质层401，子介质层401覆盖位于有源器件区a的顶面的保护层300的表面上，同时子介质层401还覆盖位于外围电路区b的保护层300的表面上向上延伸预设厚度，沉积在外围电路区b上的子介质层401的厚度大于位于有源器件区a上的子介质层401的厚度。在一示例中，位于外围电路区b上的子介质层的厚度范围为900～1100nm，示例性的，子介质层的厚度为900nm、或者1000nm、或者1100nm，在此不做具体限制。子介质层的材料例如为氧化物。
137.如图18所示，位于外围电路区b的子介质层401的顶面，与位于有源器件区a的子介质层401的顶面出现高低不平的现象，接着，可以利用化学机械抛光(chemical mechanical polishing，cmp)对子介质层401进行平坦化处理，使得位于外围电路区b的子介质层401的顶面，与位于有源器件区a的子介质层401的顶面齐平，如图19所示，然后，在平坦化后的子介质层401的表面沉积修复层402，以修复和消除前道工艺cmp对子介质层401表面造成刮痕。在一示例中，修复层的材料例如为氧化物，修复层的厚度例如为300～400nm，示例性的，修复层的厚度为300nm、或者350nm、或者400nm，在此不做具体限制。
138.步骤s1360：形成第二掩膜层，第二掩膜层定义第二图案和第三图案。
139.如图20所示，在外围电路区b以及有源器件区a上的修复层402上，形成图形化的第二掩膜层700，其中，位于外围电路区b上的第二掩膜层700具有第二图案701，位于有源器件区a的顶面上的第二掩膜层700具有第三图案704。第二图案701和第三图案704可以具有多个开口，在此不做具体限制。示例性地，如图20所示，示例性示出了第二图案701具有三个开口，第三图案704具有一个开口，以在后续工艺中分别在有源器件区a以及外围电路区b上形成接触孔。
140.步骤s1370：基于第二图案在外围电路区上形成多个第一接触孔，基于第三图案在有源器件区上形成至少一个第二接触孔。
141.结合图20和图21所示，在外围电路区b上方，基于第二图案701由上至下依次刻蚀修复层402、子介质层401，以及位于接触垫101上的保护层300，直至暴露出接触垫101的表面停止刻蚀，从而在外围电路区b上形成了多个深宽比较高的第一接触孔600，每个第一接触孔600暴露接触垫101的表面以及侧墙301。在刻蚀第一接触孔600的同时，还可以同步在有源器件区a上，基于第三图案704由上至下依次刻蚀修复层402、子介质层401和保护层，暴露出部分有源器件区a的半导体层120，从而在有源器件区a上形成了第二接触孔900。然后去除第二掩膜层700。
142.步骤s1380：在每个第一接触孔中填充第一导电材料，形成多个第一接触插塞，在第二接触孔中填充第二导电材料，形成第二接触插塞。
143.如图21和图22所示，可通过沉积工艺在多个第一接触孔600中填充第一导电材料，以在外围电路区b上形成多个第一接触插塞610，第一接触插塞610与接触垫101以及侧墙301连接。同时还可以在位于有源器件区a上的第二接触孔900中填充第二导电材料，形成第二接触插塞910，第二接触插塞910与有源器件连接，以在后续工艺中与其他结构形成电互连。其中，第一导电材料与第二导电材料可以为相同的金属材料，例如第一导电材料与第二
导电材料都为金属钨。
144.如图11所示，本公开一示例性的实施例提供的一种半导体结构，该半导体结构包括：
145.衬底100；
146.第一介质层200，连接衬底的表面，第一介质层中具有多个初始孔，初始孔暴露衬底的部分表面；
147.保护层300，连接第一介质层的顶面和初始孔的侧壁；
148.第二介质层400，连接位于第一介质层的顶面的保护层；
149.多个第一接触孔600，每个第一接触孔贯穿第二介质层和保护层，暴露位于初始孔的侧壁的保护层和衬底的目标区域。
150.在一示例性实施例中，结合图6-图7和图11所示，衬底100的目标区域设有接触垫101，初始孔800在衬底上的投影d1大于接触垫101在衬底上的投影d2，第一接触孔600暴露接触垫101的表面。
151.如图12所示，本公开一示例性的实施例提供了一种半导体结构，本实施例的半导体结构的大部分内容和上述实施例相同，本实施例与上述实施例之间的区别之处在于，半导体结构还包括：第一接触插塞610。结合图11和图12所示，第一接触插塞610位于第一接触孔600中，第一接触插塞610连接侧墙301和接触垫101的表面，其中，侧墙301是由位于初始孔的侧壁801(参照图8所示)的保护层300形成的。
152.如图21所示，本公开一示例性的实施例提供了一种半导体结构，本实施例的半导体结构的大部分内容和上述实施例相同，本实施例与上述实施例之间的区别之处在于，半导体结构还包括：外围电路区b，设置在衬底100上，其中，多个第一接触孔600形成于外围电路区b中；在衬底100上与外围电路区b相邻位置处还设置有源器件区a，在有源器件区a的顶面上由下至上依次层叠设置有第一介质层200、保护层300和第二介质层400；在有源器件区a上设有至少一个第二接触孔900，第二接触孔900贯穿第二介质层400、保护层300和第一介质层200，暴露部分有源器件区a。
153.在一示例性实施例中，如图22所示，第二介质层400包括子介质层401和修复层402：其中，子介质层401位于保护层300的表面。如图22所示，位于有源器件区a上方的子介质层401的顶面，与位于外围电路区b上方的子介质层401的顶面齐平。在位于子介质层401的表面设置有修复层402，以提高第二介质层400顶面的平整度。
154.如图22所示，本公开一示例性的实施例提供了一种半导体结构，本实施例的半导体结构的大部分内容和上述实施例相同，本实施例与上述实施例之间的区别之处在于，半导体结构还包括：第二接触插塞910。结合图21和图22所示，第二接触插塞910位于第二接触孔900中，第二接触插塞910的底部连接有源器件区a上的有源器件，以在后续工艺中与其他结构形成电互连。
155.本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
156.在本说明书的描述中，参考术语“实施例”、“示例性的实施例”、“一些实施方式”、“示意性实施方式”、“示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。
157.在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
158.在本公开的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
159.可以理解的是，本公开所使用的术语“第一”、“第二”等可在本公开中用于描述各种结构，但这些结构不受这些术语的限制。这些术语仅用于将第一个结构与另一个结构区分。
160.在一个或多个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的多个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本公开的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。但正如本领域技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。
161.最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。
技术特征：1.一种半导体结构的形成方法，其特征在于，所述半导体结构的形成方法包括：提供衬底；形成第一介质层，覆盖所述衬底的表面；基于第一掩膜层刻蚀所述第一介质层，暴露所述衬底的部分表面，其中，所述第一掩膜层定义第一图案；形成保护层，覆盖所述第一介质层的表面和暴露出的所述衬底的部分表面；形成第二介质层，覆盖所述保护层的表面；基于第二掩膜层刻蚀所述第二介质层和所述保护层，形成多个第一接触孔，所述第一接触孔暴露所述衬底的目标区域，其中，所述第二掩膜层定义第二图案；所述第二图案在所述衬底上的投影与所述第一图案在所述衬底上的投影重合。2.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一介质层的厚度的范围为100nm～500nm。3.根据权利要求1或2所述的半导体结构的形成方法，其特征在于，所述衬底包括接触垫，所述接触垫位于所述衬底的目标区域，基于第一掩膜层刻蚀所述第一介质层，暴露所述衬底的部分表面，包括：基于所述第一掩膜层定义的所述第一图案刻蚀所述第一介质层，在所述第一介质层中形成多个初始孔，所述初始孔暴露所述接触垫的表面；其中，所述初始孔在所述衬底上的投影大于所述接触垫在所述衬底上的投影。4.根据权利要求3所述的半导体结构的形成方法，其特征在于，形成保护层包括：所述保护层覆盖所述第一介质层的顶面、所述初始孔的侧壁、所述接触垫的表面以及被所述初始孔暴露出的所述衬底的表面。5.根据权利要求4所述的半导体结构的形成方法，其特征在于，所述保护层的厚度的范围为5nm～10nm。6.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的材料的刻蚀速率小于所述第二介质层的材料的刻蚀速率。7.根据权利要求3所述的半导体结构的形成方法，其特征在于，形成多个第一接触孔包括：基于所述第二掩膜层定义的所述第二图案，刻蚀所述第二介质层以及位于所述接触垫的表面的所述保护层，形成多个所述第一接触孔，每个所述第一接触孔暴露位于所述初始孔的侧壁的所述保护层和所述接触垫的表面。8.根据权利要求7所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在每个所述第一接触孔中填充第一导电材料，形成多个第一接触插塞。9.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成第二介质层包括：在所述保护层的表面形成子介质层；对所述子介质层进行平坦化处理，在平坦化后的所述子介质层的表面形成修复层，其中，所述第二介质层包括所述子介质层和所述修复层。10.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述衬底设置有外围电路区以及与所述外围电路区相邻设置的有源器件区，多个所述第一接触孔形成于所述外
围电路区，所述半导体结构的形成方法还包括：在所述有源器件区的顶面形成所述第一介质层、所述保护层、所述第二介质层和所述第二掩膜层；其中，位于所述有源器件区的顶面上的所述第二掩膜层具有第三图案；基于所述第三图案刻蚀所述第二介质层、所述保护层和所述第一介质层，形成至少一个第二接触孔，所述第二接触孔暴露部分所述有源器件区。11.根据权利要求10所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在所述第二接触孔中填充第二导电材料，形成第二接触插塞。12.一种半导体结构，其特征在于，所述半导体结构包括：衬底；第一介质层，连接所述衬底的表面，所述第一介质层中具有多个初始孔，所述初始孔暴露所述衬底的部分表面；保护层，连接所述第一介质层的顶面和所述初始孔的侧壁；第二介质层，连接位于所述第一介质层的顶面的所述保护层；多个第一接触孔，每个所述第一接触孔贯穿所述第二介质层和所述保护层，暴露位于所述初始孔的侧壁的所述保护层和所述衬底的目标区域。13.根据权利要求12所述的半导体结构，其特征在于，所述衬底的目标区域设有接触垫，所述初始孔在所述衬底上的投影大于所述接触垫在所述衬底上的投影，所述第一接触孔暴露所述接触垫的表面。14.根据权利要求12所述的半导体结构，其特征在于，所述半导体结构还包括：第一接触插塞，位于所述第一接触孔中，所述第一接触插塞连接位于所述初始孔的侧壁的所述保护层和所述接触垫的表面。15.根据权利要求12所述的半导体结构，其特征在于，所述半导体结构还包括：外围电路区，设置在所述衬底上，多个所述第一接触孔形成于所述外围电路区；有源器件区，设置在所述衬底上并与所述外围电路区相邻设置，在所述有源器件区的顶面，由下至上依次层叠设置有所述第一介质层、所述保护层和所述第二介质层；至少一个第二接触孔，贯穿所述第二介质层、所述保护层和所述第一介质层，暴露部分所述有源器件区。16.根据权利要求15所述的半导体结构，其特征在于，所述半导体结构还包括：第二接触插塞，位于所述第二接触孔中，所述第二接触插塞的底部连接所述有源器件区。17.根据权利要求15所述的半导体结构，其特征在于，所述第二介质层包括：子介质层，位于所述保护层的表面，位于所述有源器件区上方的所述子介质层的顶面与位于所述外围电路区上方的所述子介质层的顶面齐平；修复层，位于所述子介质层的表面。
技术总结本公开提供了一种半导体结构的形成方法及半导体结构，涉及半导体技术领域，其中，半导体结构的形成方法包括：提供衬底；在衬底的表面形成第一介质层；基于第一掩膜层定义的第一图案刻蚀第一介质层，暴露衬底的部分表面；在第一介质层的表面和暴露出的衬底的部分表面形成保护层；在保护层的表面形成第二介质层；基于第二掩膜层定义的第二图案刻蚀第二介质层和保护层，形成多个第一接触孔，第一接触孔暴露衬底的目标区域，第二图案在衬底上的投影与第一图案在衬底上的投影重合。本公开的半导体结构的形成方法中，通过保护层对刻蚀后的第一介质层进行形状保护，防止二次刻蚀对第一介质层形成过度损耗，解决了接触孔的关键尺寸变大的问题。大的问题。大的问题。
技术研发人员：武宏发 夏军 孙耀 杨丽辉
受保护的技术使用者：长鑫存储技术有限公司
技术研发日：2022.06.20
技术公布日：2022/11/1
